[发明专利]用一条延时链产生多个频点时钟信号的数字锁相环

摘要

本发明涉及用一条延时链产生多个频点时钟信号的数字锁相环，所述的数字锁相环能以一路输入信号为参考，对输入信号的抖动进行衰减，产生一路或多路相对稳定的时钟信号，它包括：鉴相滤波电路，比较输出时钟和参考信号之间差别，并滤除高频分量；数控振荡器(简称DCO)；提供主时钟的晶体振荡器；一条带抽头的延时链，由多级相同的延时单元串联而成；补偿电路，消除温度和工艺偏差对延时链特性的影响选择电路，可将延时链的每级延时选中输出，上述一条延时链可供多个选择电路复用，同时产生多个频点。本发明采用一种新的时序，只用一条延时链产生所有频点，既可提高产生时钟的精度，又使芯片面积大为节省。

主权项

1、一种用一条延时链产生多个频点时钟信号的数字锁相环，其特征在于所述的数字锁相环包括：一高精度的晶体振荡器，提供本地主时钟；一DCO，是以所述的主时钟为基准，计算出需要产生的时钟与主时钟之间的时间关系；一条带抽头的延时链，其输入为所述的主时钟，用以产生主时钟的多级延时；一补偿电路，实时的计算产生一个主时钟周期延时，所需的延时单元级数N，对所述的DCO的输出加以补偿，以消除温度和工艺偏差对延时链延时特性的影响；多个选择电路，能预先判断下一个输出脉冲相对于主时钟的位置，生成一个动态的选择窗口，选中主时钟相应的延时脉冲，并使其完整输出，得到输出时钟，即可将延时链的每级延时选中输出，它根据由所述的DCO和补偿电路共同产生的控制字，选中延时链中的某一个延时脉冲，同时还产生一个动态的选择窗口，其宽度为所述的主时钟周期Tlocal，当所选脉冲的延时小于Tlocal/2，该窗口与主时钟上沿同步；当所选脉冲的延时大于Tlocal/2，则该窗口被推后Tlocal/2，与主时钟下沿同步，这样能使被选中的脉冲完整地输出，采用多个选择电路共用一条所述的延时链，产生多路输出时钟；一鉴相滤波电路，调整输出时钟与参考信号之间的相位、频率关系，并滤除高频分量。