[发明专利]串扰分析方法、利用串扰的电子线路装置的设计和制造方法、以及用于该目的的电子电路库的记录媒体有效
| 申请号： | 00819449.1 | 申请日： | 2000-04-21 |
| 公开（公告）号： | CN1452752A | 公开（公告）日： | 2003-10-29 |
| 发明（设计）人： | 佐佐木靖彦 | 申请（专利权）人： | 株式会社日立制作所 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50;H01L21/82 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 付建军 |
| 地址： | 暂无信息 | 国省代码： | 暂无信息 |
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| 摘要： | 一种通过分析配线之间的串扰引起的延迟时间劣化，可以精度良好地计算电子电路装置的延迟时间的方法，该电子电路装置中，根据输入信号模式，关注配线及与其邻接的多个配线的各个信号到达时刻动态地变化。利用由关注配线及邻接配线之间的相对信号到达时刻可以检索的延迟时间劣化的信息，通过对关注配线的各个信号到达时刻的每一个计算关注配线及邻接配线的各对中发生的延迟时间劣化并通过将其相加计算出在存在多个邻接配线的场合的总延迟时间劣化值。可以使以高速度进行大规模电子电路装置的设计变得容易，并且可以排除延迟时间中的过多的余量，可以效率更高地进行电子电路装置的设计制造。 | ||
| 搜索关键词： | 分析 方法 利用 电子线路 装置 设计 制造 以及 用于 目的 电子电路 记录 媒体 | ||
【主权项】：
1.一种串扰分析方法，用来分析与1个关注配线邻接的多个邻接配线向上述关注配线施加的信号串扰，其特征在于：相应于上述关注配线及上述多个邻接配线上的各个动态信号到达时刻所取的范围，分别求出上述各邻接配线对上述关注配线施与的延迟时间劣化，并将这些延迟时间劣化以上述关注配线上的信号到达时刻为基准进行加法运算。
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