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[发明专利]通过前馈工艺调整优化半导体分档-CN201880066111.9有效
发明人： N·A·兰兹罗;B·博瑞格斯;L·克莱芬格;M·瑞佐罗;J·斯塔赫斯;T·斯坦达尔克 -专利权人：国际商业机器公司
申请日： 2018-10-22 - 公布日： 2023-07-25 - 主分类号： G06F18/241 文献下载
摘要：本公开涉及通过前馈工艺调整优化半导体分档。更具体而言，一个或多个处理器基于在当前金属化层之后在半导体器件上执行的测量和测试数据来确定半导体器件的预测分类档位。当前预测的分类档位和目标分类档位由半导体器件的机器学习模型确定；目标档位包括比预测分类档位更高性能的半导体器件。该模型通过对半导体器件的后续金属化层的工艺参数进行调整确定可实现的性能水平提高。基于半导体器件的当前金属化层的测量和测试数据，生成对工艺参数的调整，并且该半导体器件的后续金属化层的工艺参数的调整输出可通过前馈机制用于所述一个或多个后续金属化层进行处理。
通过工艺调整优化半导体分档

[发明专利]封装形貌辅助的自对准MRAM顶部触点-CN202080050046.8在审
发明人： M·瑞佐罗;N·A·兰兹罗;B·博瑞格斯;L·克莱文格 -专利权人：国际商业机器公司
申请日： 2020-09-08 - 公布日： 2022-03-18 - 主分类号： G11C11/16 文献下载
摘要：一种用于形成MRAM器件的方法，包括：在嵌入在第一电介质(102)中的互连(106)上形成MTJ(202)；在所述MTJ(202)之上沉积封装层(204)；将所述MTJ(202)掩埋在第二电介质(206)中；在所述第二电介质(206)中在所述MTJ上方图案化沟槽(302’)，从而暴露所述MTJ(202)的顶部上方的所述封装层(204)，这在所述沟槽(302’)的底部处形成形貌；在所述形貌上方在所述沟槽(302’)中形成金属线(904)；使所述金属线(904)凹陷，其将所述金属线(904)分离成由所述封装层的暴露的峰分开的区段(904a，904b)；使所述封装层(204)的暴露的峰凹陷，以在所述MTJ(202)的顶部处形成凹陷；以及在所述凹陷中形成自对准触点(1202)。还提供了一种MRAM设备。
封装形貌辅助对准 mram 顶部触点

[发明专利]紧密后端工艺间距的梯形互连件-CN202080050904.9在审
发明人： N·A·兰兹罗;H·肖布哈;黄淮;王俊利;本山幸一;C·佩妮;L·克莱文格 -专利权人：国际商业机器公司
申请日： 2020-08-14 - 公布日： 2022-03-01 - 主分类号： H01L21/768 文献下载
摘要：提供了用于形成梯形互连的技术。在一个方面，一种用于形成互连结构的方法包括：在电介质中图案化具有V形轮廓的沟槽，V形轮廓具有圆形底部；使用PVD将衬垫沉积到沟槽中，PVD打开沟槽以在沟槽中产生梯形轮廓；相对于所述电介质选择性地从所述沟槽去除所述衬垫，由此在去除之后，具有所述梯形轮廓的所述沟槽保留在所述电介质中；将共形阻挡层沉积到具有所述梯形轮廓的所述沟槽中并对所述沟槽加衬；在所述共形阻挡层上沉积导体并填充具有所述梯形轮廓的所述沟槽；以及将所述导体和所述共形阻挡层向下抛光至所述电介质。还提供了一种互连结构。
紧密后端工艺间距梯形互连