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[发明专利]伪同步时分复用-CN201080033441.1有效
发明人： K·S·麦克尔文 -专利权人：新思公司
申请日： 2010-07-14 - 公布日： 2012-07-11 - 主分类号： G06F9/06 文献下载
摘要：描述了伪同步地对逻辑数据进行复用的方法和装置。生成复用器逻辑的表示以相对于设计时钟异步地发送数据项。数据项可在传输时钟的控制之下从第一集成电路发送到第二集成电路。可生成计数器逻辑的表示，计数器逻辑与复用器逻辑相耦合，以用于异步地发送数据。另外，可针对重复地使计数器逻辑复位的配置生成复位逻辑的表示。可针对驱动数据项的设计时钟的设计时钟循环生成同步信号。可经由与设计时钟异步的传输时钟发送同步信号。可经由基于传输时钟和设计时钟的时钟循环确定的若干传输隙发送数据项。用于发送逻辑数据的传输隙的总时间可小于设计时钟的时钟循环。设计时钟的时钟循环内的一个或多个传输隙可用于发送同步数据，从而根据设计时钟指示发送数据项的新循环。
同步时分

[发明专利]考虑了时间和空间相关性的统计形式活动分析-CN201080019882.6无效
发明人： Z·顾;K·S·麦克尔文 -专利权人：新思公司
申请日： 2010-03-05 - 公布日： 2012-05-02 - 主分类号： G01R31/303 文献下载
摘要：在此公开了考虑了时间和/或空间相关性的统计形式活动分析技术。根据一个实施方式，具有反馈环路的时序电路被展开成多个展开电路，其中该时序电路由有限状态机(FSM)表示。经由相关性网络向每个展开电路引入时间相关性，以用于时序电路的活动分析。时间相关性表示信号的当前逻辑状态与信号的之前逻辑状态之间的依赖关系。还描述了其他方法和装置。
考虑时间空间相关性统计形式活动分析

[发明专利]构架物理综合-CN200880100011.X无效
发明人： K·S·麦克尔文;B·勒莫尼耶;B·哈尔平 -专利权人：新思公司
申请日： 2008-07-23 - 公布日： 2010-09-01 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了用于设计集成电路的方法和设备。根据一方面，本发明的电路设计公开了综合与布局的迭代过程，其中每一次迭代均提供对集成电路的设计的增量式改变。之后，利用来自布局的精确时序信息进行综合转换，且所述过程是朝着设计的最终时序闭合来进行增量式迭代的。本发明的增量式迭代方法可通过综合到布线以及布线到综合来提供连续进步，具有在知晓当前实例布局的情况下进行综合的增量式改进，以及在知晓当前电路逻辑的情况下进行布局的增量式改进。
构架物理综合

[发明专利]构架物理综合-CN200880100093.8有效
发明人： K·S·麦克尔文;B·勒莫尼耶;B·哈尔平 -专利权人：新思公司
申请日： 2008-07-23 - 公布日： 2010-08-18 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了用于设计集成电路的方法和设备。根据一方面，本发明的电路设计公开了综合与布局的迭代过程，其中每一次迭代均提供对集成电路的设计的增量式改变。本发明的增量式迭代方法可通过综合到布线以及布线到综合来提供连续进步，具有在知晓当前实例布局的情况下进行综合的增量式改进，以及在知晓当前电路逻辑的情况下进行布局的增量式改进。根据另一方面，本发明的电路设计公开了增量式力导向布局转换，该转换利用资源层解决混杂资源分布问题，其中作用于实例上的力为来自其资源层的力基于这些资源的局部拥塞的加权平均值。另外，增量式区域移除方法可被用于基于诸如资源需求拓扑映射的力导向布局转换通过质量度量来解决资源利用问题。
构架物理综合

[发明专利]用于设计多路转换器的方法和设备-CN200880018126.4有效
发明人： K·S·麦克尔文 -专利权人：新思公司
申请日： 2008-05-30 - 公布日： 2010-07-28 - 主分类号： G06F17/50 文献下载
摘要：公开了用于在一个或多个集成电路中设计多路转换器的方法和设备。一种示例方法包括接收第一多路转换器的表示；将所述第一多路转换器的表示转换为所述第一多路转换器的划分中枢表示；以及对所述第一多路转换器的划分中枢表示进行划分以创建多个第二多路转换器。另一种示例方法包括：将第一多路转换器的表示分解为多个第二多路转换器的表示，所述第二多路转换器被一起耦合到公共输出，且不存在任何中间多路转换器介于所述第二多路转换器与所述公共输出之间；以及将所述第二多路转换器在至少一个集成电路的部分之间进行划分。
用于设计转换器方法设备

[发明专利]使用复制存储元件记录仿真器状态-CN200880023096.6有效
发明人： R·C·迈克斯纳;M·拉罗歇;C·K·额;K·S·麦克尔文 -专利权人：新思公司
申请日： 2008-05-09 - 公布日： 2010-06-02 - 主分类号： G06F17/50 文献下载
摘要：描述并要求了与寄存器的内容快照相关的各种技术。在某些实施例中，一种方法包括接收对设计电路的描述，所述设计电路包括用于接收寄存器输入信号的设计寄存器。所述方法还包括通过至少一个计算机程序生成附加描述，该附加描述包括对用于接收所述寄存器输入信号的快照的附加寄存器(快照寄存器)的描述，其中所述附加寄存器提供寄存器初始条件信号以供在对所述设计电路的至少一部分的模拟中使用。还描述了其它实施例。
使用复制存储元件记录仿真器状态

[发明专利]从仿真器状态至HDL模拟器的转换-CN200880023066.5有效
发明人： C·K·额;R·C·迈克斯纳;M·拉罗歇;K·S·麦克尔文 -专利权人：新思公司
申请日： 2008-05-09 - 公布日： 2010-06-02 - 主分类号： G06F17/50 文献下载
摘要：公开了用于自动化电路设计和模拟的各种技术。在某些实施例中，一种方法包括从芯片中的电路获取初始条件信号；以及将至少一些所述初始条件信号的值与模拟中所使用的硬件描述语言(HDL)中的对象相关联，其中，所述HDL用于描述所述芯片中的电路的至少一些部分。其他实施例可涉及存储器替代。可位于同一芯片或不同芯片的复制电路为设计电路。还描述了其它实施例。
仿真器状态 hdl 模拟器转换

[发明专利]通过保留长线路和共享长线路进行FPGA布线-CN200780010647.0有效
发明人： J·C·武伊科维奇;K·S·麦克尔文 -专利权人：新思公司
申请日： 2007-03-23 - 公布日： 2009-04-29 - 主分类号： G06F17/50 文献下载
摘要：一种用于优化和/或设计集成电路的方法和系统。一个示例性的方法包括：作为设计集成电路过程的一部分，使用第一组配线资源并且一旦在所述第一组中的配线资源已经被用于布线就将所述配线资源标记为已用，从而为所述集成电路的示意图上的连接进行布线；以及使用集成电路示意图中的第二组配线资源，在不检查第二组中的配线资源是否先前已被用于对连接进行布线的情况下，对所述集成电路上的连接进行布线，其中在所述第二组中的配线资源在物理尺寸上平均起来不同于所述第一组中的配线资源。还描述了用于优化和/或设计IC其它方法和系统，并且还描述了包括可执行程序指令的机器可读介质，所述可执行程序指令使系统来执行一个或多个所述方法。
通过保留线路共享进行 fpga 布线

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