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[发明专利]为电源选通域提供减少泄漏的系统和方法-CN202180054062.9在审
发明人： G·萨姆森;F·旺;R·维兰谷迪皮查;康相赫;V·宝娜帕里 -专利权人：高通股份有限公司
申请日： 2021-09-02 - 公布日： 2023-07-28 - 主分类号： H03K17/06 文献下载
摘要：一种系统包括：第一电源；第二电源；设置在所述第一电源和逻辑电路装置之间的头部开关；使能驱动器，将所述第二电源耦合到所述头部开关的控制端子；以及电压发生器，能够被操作以：响应于所述第一电源的第一电压电平超过参考电压电平，而调节从所述第二电源到所述头部开关的所述控制端子的控制电压。
电源选通域提供减少泄漏系统方法

[发明专利]采用后侧-前侧连接结构将后侧路由耦合到前侧路由的电路、以及相关的互补金属氧化物半导体(CMOS)电路和方法-CN202180063484.2在审
发明人： H·利姆;S·S·宋;F·旺;康相赫 -专利权人：高通股份有限公司
申请日： 2021-08-02 - 公布日： 2023-06-23 - 主分类号： H01L23/48 文献下载
摘要：公开了采用后侧‑前侧连接结构将后侧路由耦合到前侧路由的电路、以及相关的互补金属氧化物半导体(CMOS)电路和方法。该电路包括与半导体器件的前侧邻近设置以提供前侧信号路由的前侧金属线。该电路还包括与半导体器件的后侧邻近设置以提供后侧信号路由的后侧金属线。以这种方式，半导体器件的后侧区域可以用于信号路由以节省面积和/或降低路由复杂性。该电路还包括后侧‑前侧连接结构，该后侧‑前侧连接结构将前侧金属线电耦合到后侧金属线，用以支持从电路的后侧到前侧的信号路由，或者反之亦然，来提供更大的路由灵活性。
采用连接结构将后侧路由耦合到前侧电路以及相关互补金属氧化物半导体

[发明专利]异构高度逻辑单元架构-CN202180063898.5在审
发明人： H·利姆;V·宝娜帕里;F·旺;康相赫 -专利权人：高通股份有限公司
申请日： 2021-07-28 - 公布日： 2023-05-30 - 主分类号： G06F30/394 文献下载
摘要：MOS IC包括相邻的晶体管逻辑的第一集合和晶体管逻辑的第二集合，每一者包括在第一方向上以相同的栅极间距延伸的共线栅极互连。晶体管逻辑的第一集合具有第一单元高度h1和在第二方向上单向延伸的第一数目的Mx层轨道，该第二方向与第一方向正交。晶体管逻辑的第二集合具有第二单元高度h2和在第二方向上单向延伸的第二数目的Mx层轨道，其中h2h1，并且第二数目的Mx层轨道大于第一数目的Mx层轨道。以下中的至少一者：高度比率hR＝h2/h1为非整数值，或者晶体管逻辑的第一集合的子集和晶体管逻辑的第二集合的子集在一个逻辑单元内。
高度逻辑单元架构

[发明专利]用于改进引脚可访问性的多位多高度单元-CN202180055195.8在审
发明人： F·旺;H·利姆;康相赫;V·宝娜帕里;S·阿罗拉 -专利权人：高通股份有限公司
申请日： 2021-08-04 - 公布日： 2023-05-02 - 主分类号： H01L27/02 文献下载
摘要：MOS IC包括MOS逻辑单元，其在第一子单元和第二子单元中分别包括第一晶体管逻辑集合和第二晶体管逻辑集合。第一晶体管逻辑集合和第二晶体管逻辑集合在功能上彼此隔离。MOS逻辑单元包括在Mx层上的第一Mx层互连件集合，第一Mx层互连件集合在第一子单元和第二子单元之上在第一方向上延伸。第一Mx层互连件集合的第一子集耦合到第一子单元中的第一晶体管逻辑集合的输入/输出，并且未连接到第二晶体管逻辑集合。第一Mx层互连件集合的第一子集中的每个Mx层互连件从第一子单元的第一晶体管逻辑集合的对应输入/输出延伸到第二子单元，并且是第一晶体管逻辑集合的对应输入/输出。
用于改进引脚访问多位多高度单元

[发明专利]采用顶侧接触件和背侧接触件用于FET的功率信号和逻辑信号的顶侧布线和背侧布线的场效应晶体管（FET）电路以及相关的互补金属氧化物半导体（CMOS）电路-CN202180054719.1在审
发明人： S·S·宋;D·沙玛;B·查瓦;H·利姆;P·冯;康相赫;金钟海;P·奇达姆巴拉姆;K·雷姆;G·纳拉帕蒂;V·宝娜帕里;F·旺 -专利权人：高通股份有限公司
申请日： 2021-07-30 - 公布日： 2023-04-25 - 主分类号： H01L23/535 文献下载
摘要：场效应晶体管(FET)电路采用顶侧接触件和背侧接触件，用于FET的功率信号和逻辑信号的顶侧布线和背侧布线。提供了一种包括FET的FET电路，该FET包括导电沟道、源极、漏极和栅极。该FET电路还包括顶侧金属接触件，该顶侧金属接触件与该FET的源极、该漏极和该栅极中的至少一者电耦合。该FET电路还包括背侧金属接触件，该背侧金属接触件与该FET的该源极、该漏极和该栅极中的至少一者电耦合。该FET电路还包括顶侧金属线和背侧金属线，该顶侧金属线和背侧金属线相应电耦合到该顶侧金属接触件和该背侧金属接触件，以向该FET提供功率布线和信号布线。还提供了包括PFET和NFET的互补金属氧化物半导体(CMOS)电路，PFET和NFET各自包括用于功率布线和信号布线的顶侧接触件和背侧接触件。
采用接触用于 fet 功率信号逻辑布线场效应晶体管电路以及相关互补金属

[发明专利]利用高密度金属布线的技术中的高性能单元设计-CN201880059890.X在审
发明人： R·希里玛斯;H·利姆;F·旺;X·陈;V·宝娜帕里 -专利权人：高通股份有限公司
申请日： 2018-08-27 - 公布日： 2020-05-01 - 主分类号： H01L27/02 文献下载
摘要：在某些方面，一种半导体管芯包括第一掺杂区、第二掺杂区和由第一中间线(MOL)层形成的互连件，其中互连件将第一掺杂区电耦合到第二掺杂区。半导体管芯还包括由第一互连金属层形成的第一金属线和将互连件电耦合到第一金属线的第一通孔。
利用高密度金属布线技术中的性能单元设计

[发明专利]多图案技术的混合着色方法-CN201680034941.4有效
发明人：陈向东;H·B·林;权武尚;M·马拉布里;张静维;R·G·斯特法尼;杨海宁;K·雷姆;S·S·宋;M·古普塔;F·旺 -专利权人：高通股份有限公司
申请日： 2016-06-15 - 公布日： 2020-03-24 - 主分类号： G03F7/20 文献下载
摘要：在本公开的一方面中，提供了一种用于为多图案化工艺分配特征颜色的方法、计算机可读介质和装置。该装置接收集成电路布局信息，该集成电路布局信息包括特征集合以及多个颜色中的用于特征集合的第一特征子集中的每个特征的分配颜色。另外，该装置对第二特征子集执行颜色分解以将颜色分配给第二特征子集中的特征。第二特征子集包括特征集合中的、不被包括于具有分配颜色的第一特征子集中的特征。
图案技术混合着色方法

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