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[发明专利]一种二极管集成电路及二极管集成电路的封装方法-CN202310929035.2在审
发明人：刘志宏;方进;黎子兰 -专利权人：广东致能科技有限公司
申请日： 2023-07-26 - 公布日： 2023-10-27 - 主分类号： H03K17/74 文献下载
摘要：本公开提供了一种二极管集成电路及二极管集成电路的封装方法，二极管集成电路包括：等效二极管通路与保护通路，其中，所述等效二极管通路包括低压二极管与氮化镓高电子迁移率晶体管；所述等效二极管通路与所述保护通路并联连接；在所述等效二极管通路中，所述低压二极管与所述氮化镓高电子迁移率晶体管串联连接。可以具有较优的正向导通压降特性并降低导通损耗。
一种二极管集成电路封装方法

[发明专利]一种准垂直型半导体器件及其制备方法-CN202311204659.4在审
发明人：闫韶华;陈龙;刘庆波;黎子兰 -专利权人：广东致能科技有限公司
申请日： 2023-09-19 - 公布日： 2023-10-27 - 主分类号： H01L29/778 文献下载
摘要：本发明涉及一种准垂直型半导体器件及其制备方法，属于半导体技术领域，用以简化制备工艺，提高电极的接触良率。所述准垂直型半导体器件包括阶梯状外延体、第一电极、第二电极和第三电极，阶梯状外延体中靠近第一垂直侧面的垂直面区域内包括垂直的二维电子气，在靠近第二垂直侧面的垂直面区域内包括垂直的二维空穴气；阶梯状外延体至少包括相邻接的第一阶梯外延体和第二阶梯外延体；第一电极提供在第一阶梯外延体顶部并形成欧姆接触；第二电极提供在第二阶梯外延体顶部并形成欧姆接触；第三电极提供在第一阶梯外延体的第一垂直侧面或第二垂直侧面并形成肖特基接触或绝缘接触。本发明的制备工艺流程简单、难度小，器件良率高。
一种垂直半导体器件及其制备方法

[发明专利]一种P沟道半导体器件及其制备方法-CN202311204573.1在审
发明人：陈龙;闫韶华;黎子兰 -专利权人：广东致能科技有限公司
申请日： 2023-09-19 - 公布日： 2023-10-27 - 主分类号： H01L29/778 文献下载
摘要：本发明涉及一种P沟道半导体器件及其制备方法，属于半导体技术领域，用于解决P沟道器件制备难度大的问题。本发明提供的P沟道半导体器件包括由沟道层和势垒层构成的外延体，势垒层自沟道层的第一垂直界面外延得到；沟道层包括自下向上排列的N型半导体层和P型半导体层；外延体自顶部分隔为并列的第一外延体和第二外延体，第一外延体中垂直的二维空穴气和第二外延体中垂直的二维空穴气绝缘隔离；第一电极提供在第一外延体的顶部；第二电极提供在第二外延体的顶部；第三电极提供在外延体侧面的自第一垂直界面外延的势垒层上。本发明提供的增强型P沟道半导体器件能够提供垂直的高密度空穴气，降低了P沟道器件的制备难度。
一种沟道半导体器件及其制备方法

[发明专利]一种垂直型半导体器件及其制备方法-CN202311182187.7在审
发明人：陈龙;闫韶华;黎子兰 -专利权人：广东致能科技有限公司
申请日： 2023-09-14 - 公布日： 2023-10-20 - 主分类号： H01L29/861 文献下载
摘要：本发明涉及一种垂直型半导体器件及其制备方法，属于半导体技术领域，用于解决对衬底刻蚀处理时损伤器件功能层的技术问题。所述垂直型半导体器件包括异质衬底、N型Ⅲ‑Ⅴ族化合物层、器件功能层和导电层，其中，异质衬底正面至少包括第一区域和第二区域；N型Ⅲ‑Ⅴ族化合物层提供在所述异质衬底正面的第二区域上方；器件功能层提供在N型Ⅲ‑Ⅴ族化合物层上方；导电层提供在异质衬底正面的第一区域上方，与异质衬底形成欧姆接触，且导电层自第一区域延伸到N型Ⅲ‑Ⅴ族化合物层，与N型Ⅲ‑Ⅴ族化合物层形成欧姆接触。本发明无需复杂的键合、衬底去除等薄膜转移工艺，因而不会因为刻蚀衬底而损伤到器件功能层。
一种垂直半导体器件及其制备方法

[发明专利]一种半导体器件单元及Cascode器件-CN202310501663.0在审
发明人：梁壮;刘正超;陈雪磊;刘庆波;黎子兰 -专利权人：徐州致能半导体有限公司;广东致能科技有限公司
申请日： 2023-05-06 - 公布日： 2023-09-29 - 主分类号： H01L27/07 文献下载
摘要：本发明涉及一种半导体器件单元及Cascode器件，属于半导体技术领域，用以解决Cascode器件可靠性低的技术问题。所述半导体器件单元包括器件主体和焊盘区，所述器件主体包括制作于一体的第一半导体器件和提升单元，所述第一半导体器件包括源极、栅极和漏极，所述提升单元包括电阻、电容和二极管中的一者或多者；所述焊盘区包括器件电极焊盘区和提升单元焊盘区，所述器件电极焊盘区包括配置于所述器件主体表面相互隔离的源极焊盘区、栅极焊盘区和漏极焊盘区；所述提升单元焊盘区包括配置于所述器件主体表面相互隔离的电阻焊盘区、电容焊盘区和二极管焊盘区中的一者或多者。本发明有效提高了Cascode器件的可靠性，简化了制造工艺。
一种半导体器件单元 cascode 器件

[发明专利]一种半导体器件及其制造方法-CN202010824843.9有效
发明人： 黎子兰;张树昕 -专利权人：广东致能科技有限公司
申请日： 2020-08-17 - 公布日： 2023-09-29 - 主分类号： H01L29/778 文献下载
摘要：本发明涉及一种半导体器件，包括：第一沟道层，其包括第一沟道区、第一栅掺杂区、和第二沟道区，其中所述第二沟道区在所述第一沟道区之上，所述第一栅掺杂区在所述第一沟道区和所述第二沟道区之间；第一势垒层，其中在第一沟道层与第一势垒层之间形成具有垂直界面的第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；第一电极，其在所述第一栅掺杂区下方与所述第一异质结内的2DEG或2DHG电接触；第二电极，其在所述第一栅掺杂区上方与所述第一异质结内的2DEG或2DHG电接触；以及第三电极，其在所述第一栅掺杂区与所述第一异质结内的2DEG或2DHG电接触。本发明进一步包括一种半导体器件的制造方法。
一种半导体器件及其制造方法

[发明专利]一种半导体器件及其制备方法-CN202310628668.X在审
发明人：王乐知;黎子兰 -专利权人：广东致能科技有限公司
申请日： 2023-05-30 - 公布日： 2023-08-22 - 主分类号： H01L23/538 文献下载
摘要：本发明涉及一种半导体器件及其制备方法，所述半导体器件的管芯结构包括第一管芯和第二管芯，所述第一管芯包括第一区域和第二区域，所述第一区域为所述第一管芯的功能区，其中包括由III‑V族半导体层构成的第一异质结和多个第一电极，所述多个第一电极中的部分第一电极与所述第一异质结耦合；所述第二管芯位于所述第一管芯的第二区域的上方，所述第二管芯包括多个第二电极，多个第一电极中的部分第一电极通过第一导电层电连接多个第二电极中的部分第二电极；其中，所述第一管芯和所述第二管芯位于同一封装体中。本发明提供的半导体器件既减小了封装尺寸，也减小了因增加额外材料及引线而引起的寄生参数，且整体器件的散热特性好。
一种半导体器件及其制备方法

[发明专利]一种在半导体功能区侧面制作电极的方法-CN202310206575.8有效
发明人：陈勘;吕优;刘庆波;黎子兰 -专利权人：徐州致能半导体有限公司;广东致能科技有限公司
申请日： 2023-03-07 - 公布日： 2023-08-22 - 主分类号： H01L21/28 文献下载
摘要：本发明公开了一种在半导体功能区侧面制作电极的方法，属于半导体技术领域，用于解决器件占有晶圆面积大、晶圆利用率低的问题。所述方法包括：至少在半导体功能区曝露的部分侧面提供第一介质层，其中半导体功能区曝露的侧面包括第一区域以及第二区域，所述第一介质层被配置在所述第一区域的下方；提供第一电极层，其中所述第一电极层的厚度与所述第一区域的高度相同；提供光刻胶，其至少覆盖第一介质层上方的第一电极层；移除部分第一电极层，保留与所述第一区域对应的所述第一介质层上方的部分第一电极层作为第一电极；以及移除所述光刻胶。按照本发明所述方法制作器件电极，能够有效提高器件的晶圆利用率。
一种半导体功能侧面制作电极方法

[发明专利]一种共源共栅级联功率及其制备方法-CN202310628571.9在审
发明人：王乐知;黎子兰 -专利权人：广东致能科技有限公司
申请日： 2023-05-30 - 公布日： 2023-08-15 - 主分类号： H01L23/538 文献下载
摘要：本发明涉及一种共源共栅级联功率器件及其制备方法，所述共源共栅级联功率器件包括耗尽型GaN管芯和增强型MOSFET管芯，耗尽型GaN管芯包括有源区和无源区，其中所述有源区包括由III‑V族半导体层构成的第一异质结及HEMT源极、HEMT栅极和HEMT漏极，所述HEMT源极和HEMT漏极与所述第一异质结耦合；所述增强型MOSFET管芯，其包括MOSFET漏极、MOSFET源和极MOSFET栅极，所述增强型MOSFET管芯位于所述无源区上方；其中，所述HEMT源极与所述MOSFET漏极通过第一导电层电连接；所述耗尽型GaN管芯和所述增强型MOSFET管芯位于同一封装体中。本发明提供的半导体器件既减小了封装尺寸，也减小了因增加额外材料及引线而引起的寄生参数，且整体器件的散热特性好。
一种共源共栅级联功率及其制备方法

[发明专利]晶圆级共源共栅器件、芯片及其制备方法-CN202310821482.6在审
发明人：刘泰;朱洪耀;沙长青;刘庆波;黎子兰 -专利权人：广东致能科技有限公司;徐州致能半导体有限公司
申请日： 2023-07-06 - 公布日： 2023-08-04 - 主分类号： H01L25/18 文献下载
摘要：本申请提供一种晶圆级共源共栅器件、芯片及其制备方法，涉及半导体器件封装技术领域，能够对共源共栅器件实现晶圆级加工，在晶圆级即对HEMT芯片和MOS芯片之间实现电互联，简化制备工艺，提高器件可靠性。包括HEMT晶圆，在HEMT晶圆上排布设置有多个HEMT芯片单元，在HEMT晶圆上还划分有预留区域，在HEMT晶圆上依次生长有导电金属层和第一钝化层，第一钝化层位于预留区域之外，导电金属层覆盖HEMT源极和预留区域，在预留区域贴装MOS芯片单元，MOS芯片单元的漏极通过导电金属层与HEMT芯片单元的HEMT源极导通。
晶圆级共源共栅器件芯片及其制备方法

[发明专利]一种半导体器件及其制备方法-CN202310628625.1在审
发明人：王乐知;黎子兰 -专利权人：广东致能科技有限公司
申请日： 2023-05-30 - 公布日： 2023-08-01 - 主分类号： H01L23/538 文献下载
摘要：本发明涉及一种半导体器件及其制备方法，所述半导体器件的管芯结构包括第一管芯、第二管芯和散热结构，所述第一管芯包括第一区域和第二区域，所述第一区域为所述第一管芯的功能区，所述第二管芯位于所述第一管芯的第二区域的上方，所述第一管芯与所述第二管芯通过第一导电层电连接；所述散热结构与所述第二管芯具有导热接触；其中，所述第一管芯和所述第二管芯位于同一封装体中。本发明提供的半导体器件既减小了封装尺寸，也减小了因增加额外材料及引线而引起的寄生参数，且整体器件的散热特性好。
一种半导体器件及其制备方法

[发明专利]一种驱动合封功率及其制备方法-CN202310628688.7在审
发明人：王乐知;黎子兰 -专利权人：广东致能科技有限公司
申请日： 2023-05-30 - 公布日： 2023-08-01 - 主分类号： H01L23/538 文献下载
摘要：本发明涉及一种驱动合封功率器件及其制备方法，所述驱动合封功率器件的管芯结构包括GaN管芯、控制管芯和导电层，所述GaN管芯包括第一区域和第二区域，所述第一区域中制备有HEMT的源极、栅极和漏极；所述控制管芯位于所述第二区域上方，包括驱动电路或其一部分，所述控制管芯至少包括驱动输入端和驱动输出端；所述导电层至少在所述第一区域电连接所述HEMT的栅极，并延伸到所述第二区域电连接所述驱动输出端；所述GaN管芯和所述控制管芯位于同一封装体中。本发明提供的驱动合封功率器件既减小了封装尺寸，也减小了因增加额外材料及引线而引起的寄生参数，且整体器件的散热特性好。
一种驱动功率及其制备方法

[发明专利]一种半导体器件及其制备方法-CN202310787400.0在审
发明人：刘杉;韦玥;刘庆波;黎子兰 -专利权人：广东致能科技有限公司;徐州致能半导体有限公司
申请日： 2023-06-30 - 公布日： 2023-07-28 - 主分类号： H01L23/552 文献下载
摘要：本发明涉及一种半导体器件及其制备方法，属于半导体技术领域，用于解决半导体器件内部寄生电容的问题，所述半导体器件包括：器件功能区、两个以上的电极结构、两个以上的电极焊盘和屏蔽层，其中，所述两个以上的电极结构分别形成在所述器件功能区内部；所述两个以上的电极焊盘分别置于所述器件功能区表面，每个电极结构通过器件功能区中的互联结构与至少一个电极焊盘电连接形成一个电极；所述屏蔽层包括形成在不同电极之间的一个或多个屏蔽子层。本发明提供的半导体器件能够调整器件内部的寄生电容，达到与其配合电路的寄生电容相匹配的目的。
一种半导体器件及其制备方法

[发明专利]一种封装结构及封装方法-CN202310104417.1有效
发明人：刘泰;朱洪耀;沙长青;刘庆波;黎子兰 -专利权人：徐州致能半导体有限公司;广东致能科技有限公司
申请日： 2023-02-13 - 公布日： 2023-07-14 - 主分类号： H01L23/367 文献下载
摘要：本申请公开了一种封装结构及封装方法，涉及芯片封装技术领域，本申请的封装结构，包括基板以及分别设置于基板上的多个芯片，芯片靠近基板的侧面设置有第一连接件，芯片远离基板的侧面设置有第二导电件，第一连接件与设置于基板上的第一导电件连接，第一导电件部分设置于基板未设置芯片处，芯片上形成有成型层和接出层，第一导电件和第二导电件穿过成型层分别与接出层连接，以将第一导电件和第二导电件接出。本申请提供的封装结构及封装方法，能够使得双面电极芯片由芯片的两侧散热，提高封装结构的散热效果。
一种封装结构方法

[发明专利]一种电子器件、封装结构及其制备方法-CN202310156280.4有效
发明人：陆天然;刘杉;刘庆波;黎子兰 -专利权人：徐州致能半导体有限公司;广东致能科技有限公司
申请日： 2023-02-23 - 公布日： 2023-06-27 - 主分类号： H01L23/495 文献下载
摘要：本发明涉及一种电子器件、封装结构及其制备方法，属于半导体技术领域，用于解决现有封装工艺中的封装厚、封装效率不高的问题。所述方法包括：在基材的第一表面提供第一金属块，其中，所述基材的第一表面包括第一互联区域和第二互联区域；在第二互联区域表面提供第一芯片，所述第一芯片与所述第二互联区域电连接；提供框架，其中，所述框架包括边框和多个从所述边框向内延伸的连接部，所述第一芯片通过一个或多个所述连接部与所述第一金属块电连接；提供封装材料得到封装体；以及去除所述框架的所述边框。本发明封装效率高，提供的封装结构薄，电阻小，散热效果好，从而有效地提高了电子器件性能。
一种电子器件封装结构及其制备方法

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