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专利名称

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申请人
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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]半导体装置的制造方法-CN201110040222.2有效
发明人：石桥健夫;米仓和贤;田所昌洋;吉川和范;小野良治 -专利权人：瑞萨电子株式会社
申请日： 2007-06-12 - 公布日： 2011-11-30 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及一种半导体装置的制造方法，其目的在于，降低被加工膜的加工性状的恶化及图案的皲裂，忠实于设计，且也可以适用于双嵌入式工序等。包括：通过在被加工膜(2)上进行膜的涂敷、加热硬化，形成至少由一个以上的膜构成的加工用掩模层(下层有机膜3及中间层5)，并对加工用掩模层中的至少一个膜进行硬化处理的加工用掩模层形成工序；在加工用掩模层上涂敷曝光用抗蚀膜，进行曝光显影，由此形成抗蚀图(6)，以该抗蚀图(6)为掩模蚀刻加工用掩模层的加工用掩模层蚀刻工序；以加工用掩模层蚀刻工序中形成的加工用掩模层的图案为掩模蚀刻被加工膜(2)的被加工膜蚀刻工序。
半导体装置制造方法

[发明专利]半导体器件的制造方法-CN201110075856.1有效
发明人： 米仓和贤;富田和朗 -专利权人：瑞萨电子株式会社
申请日： 2011-03-23 - 公布日： 2011-10-05 - 主分类号： H01L21/768 文献下载
摘要：提供半导体器件的制造方法，它能够精确控制布线沟槽图案的深度，并且能够抑制对布线沟槽图案的损坏。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜。蚀刻用作掩膜层的膜，并且形成其底部由第三低介电常数膜的表面制成的布线沟槽图案。通过灰化去除第一抗蚀剂掩膜。使用掩膜层的布线沟槽图案形成布线沟槽，从而使沟槽的底部由第二低介电常数膜构成。通过CMP方法去除从铜金属的顶部表面到第三低介电常数膜的层。每一个低介电常数膜的介电常数都低于FSG的介电常数，并且第二低介电常数膜的介电常数低于第三低介电常数膜的介电常数。
半导体器件制造方法

[发明专利]半导体装置的制造方法-CN200810005666.0无效
发明人：石桥健夫;米仓和贤;筱原正昭;寺井护 -专利权人：株式会社瑞萨科技
申请日： 2008-02-14 - 公布日： 2008-08-20 - 主分类号： H01L21/02 文献下载
摘要：本发明涉及一种半导体装置的制造方法，其中包含以下工序：在半导体衬底的主表面上形成被加工层的工序；在被加工层上形成底层的工序；在底层上依次形成第1中间层和第2中间层的工序；在用底层覆盖被加工层的状态下使第2中间层形成图案的工序；在形成图案的第2中间层上形成第1掩膜图案的工序；使用第1掩膜图案使第2中间层形成图案的工序；使用形成图案的第2中间层，使第1中间层和底层形成图案，形成第2掩膜图案的工序；使用第2掩膜图案，使被加工层形成图案的工序。
半导体装置制造方法

[发明专利]半导体装置的制造方法-CN200710109002.4有效
发明人：石桥健夫;米仓和贤;田所昌洋;吉川和范;小野良治 -专利权人：株式会社瑞萨科技
申请日： 2007-06-12 - 公布日： 2007-12-19 - 主分类号： H01L21/027 文献下载
摘要：本发明涉及一种半导体装置的制造方法，其目的在于，降低被加工膜的加工性状的恶化及图案的皲裂，忠实于设计，且也可以适用于双嵌入式工序等。包括：通过在被加工膜(2)上进行膜的涂敷、加热硬化，形成至少由一个以上的膜构成的加工用掩模层(下层有机膜3及中间层5)，并对加工用掩模层中的至少一个膜进行硬化处理的加工用掩模层形成工序；在加工用掩模层上涂敷曝光用抗蚀膜，进行曝光显影，由此形成抗蚀图(6)，以该抗蚀图(6)为掩模蚀刻加工用掩模层的加工用掩模层蚀刻工序；以加工用掩模层蚀刻工序中形成的加工用掩模层的图案为掩模蚀刻被加工膜(2)的被加工膜蚀刻工序。
半导体装置制造方法

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