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[发明专利]化工安全静电消除设备-CN202310711698.7在审
发明人：吴美锋;柯春;饶喜次;吴婷婷;张凯;段美霞 -专利权人：湖口县应急管理局
申请日： 2023-06-15 - 公布日： 2023-09-19 - 主分类号： H05F3/04 文献下载
摘要：本发明涉及一种化工安全静电消除设备，包括风管，所述风管内设置有放电机构和风机，所述风管顶部设置有活动端盖，所述活动端盖底面设置有插接部，所述插接部为管状结构，所述插接部外壁与风管内壁密封配合，所述插接部底部设置有弹性连接件，且通过所述弹性连接件与风管连接，所述插接部上端开有若干出气口。本技术方案能够对安装于风管内的放电机构进行遮蔽防护，避免放电机构暴露在外灰尘容易附着在表面，对其的放电效果产生不利影响的问题发生。
化工安全静电消除设备

[发明专利]一种FPGA高速SerDes接口的集成测试系统及方法-CN201910071656.5有效
发明人： 段美霞;段爱霞;江勇;段艳玲;白娟;黄永志;韩珂 -专利权人：华北水利水电大学
申请日： 2019-01-25 - 公布日： 2023-01-31 - 主分类号： G06F11/22 文献下载
摘要：本发明公开了一种FPGA高速SerDes接口的集成测试系统及方法，包括中央处理模块、交换机、数字程控电源、码型发生器、测试仪器模块和SerDes接口测试PCB，本发明通过集成分离的专项测试仪仪器，通过搭载SerDes接口测试PCB硬件平台，在中央处理模块中实现对测试仪器的远程控制和集成，同时，实现对所需参数的测试和记录，并将测试记录在中央处理模块上集中输出，从而实现对SerDes芯片参数的全覆盖测试，通过减少人工测试的干预，减少手动切换，操作的时间，大幅度提高FPGA芯片SerDes接口的测试效率。
一种 fpga 高速 serdes 接口集成测试系统方法

[发明专利]一种FPGA通用IO接口测试的设备和方法-CN202010263048.7有效
发明人：段爱霞;段美霞;段艳玲;杨媚;江勇;黄永志;白娟;姚淑霞;杜爱国 -专利权人：华北水利水电大学
申请日： 2020-04-07 - 公布日： 2022-11-11 - 主分类号： G05B23/02 文献下载
摘要：本发明公开了一种FPGA通用IO接口测试的设备和方法，包括工控机和测试硬件平台；所述的测试硬件平台包括电源模块电路、信号源模块电路、测试夹具、激励FPGA1，A/D采集模块电路、控制CPU、LAN接口电路和IO性能测试接口电路。本发明通过工控机作为系统上位机，同时通过下位机CPU控制信号源电路模块产生同源时钟系统时钟，激励FPGA1中的并行配置控制器加载待测试FPGA2测试用例，激励FPGA1中的测试向量随待测试FPGA2测试用例而变化，从而实现FPGA芯片通用IO接口研制和筛选抽测阶段的一种全功能，关键性能参数测试，低成本且有效的测试。
一种 fpga 通用 io 接口测试设备方法

[发明专利]一种水利工程防汛信息预警装置-CN202210892711.9在审
发明人：孙新娟;高志宇;刘明堂;许丽;杨天宇;张帆;段美霞;辛艳辉;宋增才;夏振伟 -专利权人：华北水利水电大学
申请日： 2022-07-27 - 公布日： 2022-11-01 - 主分类号： G08B21/10 文献下载
摘要：本发明公开了一种水利工程防汛信息预警装置，包括：预警装置，所述预警装置包括箱体，所述箱体的顶部通过螺栓固定连接有连接桶，所述箱体内壁的底部固定连接有固定管，且固定管固定贯穿并延伸至箱体的顶部，所述固定管的表面活动连接有环形浮板，所述环形浮板的顶部固定连接有第一驱动杆。本发明通过设置第二阻尼弹簧，使得可以将环形浮板上下震动的振幅降低并传递至触碰板，避免起伏的水浪对触碰板产生较大的升降幅度，同时通过设置配重块，使得连接组件的重力增加，使得降低了环形浮板受起伏水浪影响造成的上下移动幅度，即进一步降低了起伏的水浪带动触碰板的升降幅度，从而使得可以避免发生误报并提高预警检测准确性的目的。
一种水利工程防汛信息预警装置

[发明专利]一种FPGA内部DSP单元测试设备及使用方法-CN202010264035.1有效
发明人： 段美霞;段爱霞;杨媚;江勇;段艳玲;黄永志;姚淑霞;白娟 -专利权人：华北水利水电大学
申请日： 2020-04-07 - 公布日： 2022-07-08 - 主分类号： G01R31/317 文献下载
摘要：本发明的目的是提供一种FPGA内部DSP单元测试设备及使用方法，用于对FPGA芯片内部的DSP单元进行功能、性能的全覆盖测试且实现测试系统的低成本、小型化，基于PXI工控机平台，在工控机内部集成3U PXI可编程码型发生器模块作为时钟源，3U PXI电源模块作为FPGA内部数字信号处理单元电路DSP测试时候的可控电源，3U PXI示波器模块测试DSP交直流模拟参数，自行研发的低成本FPGADSP电路测试PCB硬件平台，在PXI工控机中，基于PXI总线实现测试模块，测试PCB硬件平台间的通信，基于LABVIEW软件环境，设计集成DSP电路测试软件实现DSP的全功能全性能测试，实现测试的低成本、小型化。
一种 fpga 内部 dsp 单元测试设备使用方法

[发明专利]一种FPGA可编程逻辑单元测试设备及使用方法-CN202010264339.8有效
发明人：段爱霞;段美霞;段艳玲;黄永志;江勇;杨媚;白娟;姚淑霞 -专利权人：华北水利水电大学
申请日： 2020-04-07 - 公布日： 2022-06-21 - 主分类号： G01R31/317 文献下载
摘要：本发明的目的是提供一种FPGA可编程逻辑单元测试设备及使用方法，用于对FPGA芯片中的CLB进行功能和性能的全覆盖测试且实现测试系统的低成本、小型化，基于PCIE工控机平台，在工控机内部集成3U PCIE电源模块作为待测FPGA的CLB测试时候的可控电源用于电源方面参数测试；3U PCIE示波器模块测试CLB交直流模拟参数；在CLB测试板载硬件平台上的激励FPGA内部集成误码测试模块以满足CLB功能测试需求；利用激励FPGA内部的时钟模块产生可变时钟，满足CLB测试时对参考时钟的需求从而完成对FPGA上CLB的全功能、全性能测试，实现测试的低成本、小型化。
一种 fpga 可编程逻辑单元测试设备使用方法

[发明专利]一种简易电子坡度测量仪-CN202110853487.8在审
发明人： 段美霞;江勇;陆桂明;刘河潮;陈黎霞;白娟;袁胜;张晓华;宋增才;孙新娟;姚淑霞;辛艳辉;夏振伟;王森;杨天宇;熊士淳 -专利权人：华北水利水电大学
申请日： 2021-07-27 - 公布日： 2021-11-02 - 主分类号： G01C9/12 文献下载
摘要：本发明公开了一种简易电子坡度测量仪，包括小车，其底部设置有用于检测所述小车移动距离的距离测量仪；竖直支杆垂直的设置在所述小车的上面，其上设置有用于检测所述竖直支杆与水平面之间夹角的角度传感器；中央处理器用于实时的接收所述角度传感器所检测的夹角以及在该夹角的时候所述距离测量仪所检测到的所述小车的移动距离，并根据时间顺序讲得到的夹角以及对应的移动距离进行首尾相接，建立二维模型，根据所述二维模型得到坡度并输出。本发明使用小车在斜坡的坡面上做直线运动，建立纵向平面的小车运行轨迹，并根据运行轨迹得到坡面的起点和终点，从而通过计算的方式得到斜坡的坡度。
一种简易电子坡度测量仪

[发明专利]一种FPGA配置电路CFG的测试系统和测试方法-CN201910071657.X有效
发明人：段爱霞;段美霞;黄永志;江勇;白娟;段艳玲;杨阳蕊 -专利权人：华北水利水电大学
申请日： 2019-01-25 - 公布日： 2020-12-22 - 主分类号： G01R31/28 文献下载
摘要：本发明公开了一种FPGA配置电路CFG的测试系统和测试方法，测试系统包括中央处理模块、交换机、程控数字电源、码型发生器和CFG测试PCB，CFG测试PCB上设有FPGA测试夹具组、JTAG下载模块、测试FPGA、配置芯片、参考时钟接口和电源接口，待测FPGA芯片设置在FPGA测试夹具组内，测试方法依次包括选定配置控制器、码型发生器向测试FPGA和待测FPGA芯片提供时钟信号、下载测试向量并输出测试bits、待测FPGA芯片下载测试bits进行测试、测试结果与测试信息进行关联并存储；本发明实现对FPGA配置电路CFG性能的全方面、高性能测试，且集成度高，灵活性高，使用方便，通过减少人工测试的干预，减少手动切换和操作的时间，大幅度提高FPGA芯片配置电路CFG的测试效率。
一种 fpga 配置电路 cfg 测试系统方法

[发明专利]一种布尔网络机器人的控制方法及装置-CN201810753561.7有效
发明人：张晓华;白娟;段美霞 -专利权人：华北水利水电大学
申请日： 2018-07-10 - 公布日： 2020-10-27 - 主分类号： B25J9/16 文献下载
摘要：本发明涉及一种布尔网络机器人的控制方法及装置，该方法包括：构建机器人的布尔网络模型；根据布尔网络模型中的动力学描述，采用叠加法或者展开法对布尔网络模型中的每个节点求取对应的辅助矩阵；根据求取出的辅助矩阵，计算节点结构矩阵；利用网络结构矩阵和节点结构矩阵之间的对应关系，得到网络结构矩阵；根据网络结构矩阵对布尔网络机器人进行控制。本发明通过将网络结构矩阵的计算问题转化为对一种具有特殊结构的辅助矩阵的求解上，然后采用叠加或展开方法把辅助矩阵的计算转化为简单的矩阵操作，降低了计算复杂度，大大加快了计算速度，满足了机器人控制中的实时性要求。
一种布尔网络机器人控制方法装置

[发明专利]一种FPGA的DCM的测试系统及方法-CN202010263121.0在审
发明人： 段美霞;段爱霞;段艳玲;江勇;杨媚;黄永志;姚淑霞;白娟;杜爱国 -专利权人：华北水利水电大学
申请日： 2020-04-07 - 公布日： 2020-06-19 - 主分类号： G01R31/317 文献下载
摘要：本发明提供了一种针对FPGA的DCM的测试系统及方法，用于对FPGA的DCM进行功能、性能的全覆盖测试，通过将码型发生器模块、测试仪器模块、矢量网络分析仪模块、程控电源模块集成在PXI工控机内部，并采用DCM测试PCB，通过USB JTAG下载器将PXI工控机与DCM测试PCB连接共同构建一个测试系统，使测试系统更简单，通过PXI工控机控制USB JTAG下载器实现对各测试用例的下载，在PXI工控机上选择各测试项目并预先设定各测试项目的测试参数，在测试过程中根据预先设定内容将FPGA的DCM输出管脚的输出信号通过开关矩阵模块输入到示波器模块、频谱仪模块以及矢量网络分析仪模块，进而实现对FPGA的DCM的功能、性能的全覆盖测试，减少手动设置，降低操作的时间，大幅度提高FPGA的DCM模块的测试效率。
一种 fpga dcm 测试系统方法

[发明专利]一种具有自动化信息采集功能的水利装置-CN202010141871.0在审
发明人：孙新娟;刘雪梅;刘明堂;许丽;张帆;段美霞;辛艳辉;宋增才;夏振伟;郑芳芳 -专利权人：华北水利水电大学
申请日： 2020-03-04 - 公布日： 2020-06-16 - 主分类号： C02F9/08 文献下载
摘要：本发明涉及水利设备领域，具体是一种具有自动化信息采集功能的水利装置，包括一级处理室和二级处理室，所述一级处理室内设有第一处理腔，二级处理室的内侧上部和下部分别设有第二处理腔和第三处理腔；第一处理腔内安装有过滤网筒以及对过滤网筒内壁进行刮污的刮污组件，一级处理室的底部安装有用于对过滤网筒内沉降污物收集的集污管，二级处理室上还安装有用于向过滤网筒下端输送药剂的输药组件，第二处理腔内安装有过滤网板，第三处理腔内顶部安装有紫外线灯管，第三处理腔还安装有封堵组件。本发明对水体的处理效果较彻底，方便进行清理维护，自动化程度高。
一种具有自动化信息采集功能水利装置

[实用新型]一种多端口通信链路测试仪-CN201921777539.2有效
发明人： 段美霞;段艳玲;江勇;杨媚;段爱霞;黄永志 -专利权人：华北水利水电大学
申请日： 2019-10-22 - 公布日： 2020-04-10 - 主分类号： H04L12/26 文献下载
摘要：本实用新型公开了一种多端口通信链路测试仪，包括显示屏、测试模块以及指示单元，所述测试模块包括CPU、FPGA、2M接口芯片，网络接口芯片、MAXIM多协议电平接口芯片、网络接口插座、高密度80PIN插座，所述FPGA分别与CPU、2M接口芯片，网络接口芯片、MAXIM多协议电平接口芯片通信连接，所述网络接口芯片的网络接口与网络接口插座连接，所述2M接口芯片以及MAXIM多协议电平接口芯片的各接口均与高密度80PIN插座连接。本实用新型通过设置80PIN接口插座将低速链路接口集中在一起，可以避免多种接口并存时体积过大的问题，另外通过设置发光二极管和数码管分别表示链路状态和测试仪异常原因，可以避免程序跑飞或者显示屏故障时无法读取异常原因或者链路状态的问题。
一种多端通信测试仪

[发明专利]一种用于SDH时钟抖动测试的装置及方法-CN201510506126.0有效
发明人： 段美霞;白娟;陆桂明;姚淑霞;袁胜;韩珂;王红梅;常呈果;江勇 -专利权人：华北水利水电大学
申请日： 2015-08-17 - 公布日： 2017-12-08 - 主分类号： H04J3/06 文献下载
摘要：本发明公开了一种用于SDH时钟抖动测试的装置及方法，包括电源模块、信号输入模块、光电转换模块、差分放大模块、时钟恢复模块、跟踪时钟恢复模块、抖动恢复模块、信号调理模块、A/D转换模块，FPGA抖动测试模块、PXI总线控制模块和上位机模块；首先，本发明采用FPGA抖动测试模块，避免了昂贵的测试仪器的使用，节省了SDH时钟抖动测试的成本；其次，本发明采用集成化的时钟恢复芯片ADN2812、差分放大器ADL5565和接口芯片PCI9054等，减小了测试电路的面积和复杂性，也减少了PLL电路的使用；最后，本发明采用上位机模块对FPGA抖动测试模块控制测试的方式，减少了模拟电路的使用，使SDH时钟抖动的测试结果更加的可靠。
一种用于 sdh 时钟抖动测试装置方法

[发明专利]一种确定性时钟抖动的产生装置及方法-CN201510506119.0有效
发明人： 段美霞;姚淑霞;牛玲;白娟;杨阳蕊;张晓华;张帆;郑辉;江勇 -专利权人：华北水利水电大学
申请日： 2015-08-17 - 公布日： 2017-09-26 - 主分类号： G05B19/042 文献下载
摘要：本发明公开了一种确定性时钟抖动的产生装置及方法，包括电源模块、上位机模块、PXI总线控制模块、FPGA、采样时钟产生模块、D/A转换模块、抖动信号调理模块和时钟变换模块；首先，本发明利用上位机模块通过PXI总线控制模块在FPGA中产生数字的时钟抖动信号，可以避免传统的由模拟电路产生时钟抖动的方法带来的误差，使时钟抖动的结构更加的准确可靠；其次，本发明采用了集成化的PCI9054接口芯片、ADF4106集成频率合成芯片和ADCLK915时钟转换芯片，大大减小了装置的电路复杂程度以及模拟化程度，不仅可以优化电路，还可以使装置产生时钟抖动的结果的准确性大大提高；最后，本发明采用FPGA作为信号产生源，避免了昂贵的测试仪器的使用，节省了时钟抖动产生的成本。
一种确定性时钟抖动产生装置方法

[发明专利]一种基于VL的数据帧并发业务发生设备和方法-CN201410161476.3有效
发明人： 段美霞;张蕊;陆桂明;段爱霞;黄永志 -专利权人：华北水利水电大学
申请日： 2014-04-21 - 公布日： 2017-09-22 - 主分类号： H04L1/00 文献下载
摘要：本发明公开了一种基于VL的数据帧并发业务发生设备，其中，所述数据帧并发业务发生设备包括帧净荷数据寄存器、FPGA模块、MAC层接口电路，所述FPGA模块包括控制信息寄存器、帧序号硬件并发处理电路、SN序号发生电路、帧间隔并发处理模块、帧间隔控制模块、帧汇聚模块；所述FPGA模块首先读出帧控制信息和帧净荷数据，然后将SN序号发生电路生成的帧序号附加到数据帧帧尾形成完整的数据帧，完整的数据帧后通过帧间隔控制模块送到帧汇聚模块进行数据帧重排，最后送到MAC层接口电路进行数据帧的物理发送。在2048范围内的VL数据帧可以实现硬件的并发操作控制，每个VL数据帧均有自己的专属控制信息寄存器。
一种基于 vl 数据并发业务发生设备方法

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