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[发明专利]采用混合压缩两级流水乘加单元的数字信号处理器-CN200410015737.7无效
发明人：陈健;王田;徐如淏 -专利权人： 上海汉芯半导体科技有限公司
申请日： 2004-01-09 - 公布日： 2004-12-22 - 主分类号： G06F7/52 文献下载
摘要：一种采用混合压缩两级流水乘加单元的数字信号处理器，在算术运算单元设计了两级流水线结构的乘加单元，基4改进的Booth编码单元以及3∶2压缩器和4∶2压缩器混合的压缩树单元构成第一级流水线，72位3∶2压缩器和72位超前进位加法器，选择器，选择器控制线构成第二级流水线，混合压缩树单元以一个4∶2压缩器作根基，向上生长两个分枝，直到顶部分枝所能接受的信号数达到或超过所要压缩的信号数，同时规定只有最高层才能由3∶2压缩器构成，并且除了次高层外，底下层上生长的分枝是完备的。本发明特别设计的乘加单元在时延降低的同时减少了芯片面积，提高了芯片的频率和性能，增加了芯片的性价比。
采用混合压缩两级流水单元数字信号处理器

[发明专利]具有高效取模寻址单元的数字信号处理器-CN200410015736.2无效
发明人：徐如淏;陈健 -专利权人： 上海汉芯半导体科技有限公司
申请日： 2004-01-09 - 公布日： 2004-12-22 - 主分类号： G06F9/34 文献下载
摘要：一种具有高效取模寻址单元的数字信号处理器，在地址产生单元内设置的取模寻址单元包括基址寄存器组，变址寄存器组，模数寄存器组，全加器，进位保留加法器和数据选择器，基址寄存器，变址寄存器和模数寄存器接受从有效地址准备单元传来的数据信息，基址寄存器和变址寄存器的值分别输入到一个全加器和进位保留加法器，同时模数寄存器的值也输入到该进位保留加法器，进位保留加法器的两个输出作为中间结果又输入到另一个全加器，同时该加法器的进位输出端连到数据选择器上，来选择两个加法器的输出结果。本发明使得数字信号处理器取模单元的时延降低，同时由于省去了复杂的比较器而减少了芯片面积，提高了芯片的性能，增加了它的性价比。
具有高效寻址单元数字信号处理器

[发明专利]带有寄存器预读写优化硬件栈的数字信号处理器-CN200410015735.8无效
发明人：李宇飞;陈健 -专利权人： 上海汉芯半导体科技有限公司
申请日： 2004-01-09 - 公布日： 2004-12-22 - 主分类号： G06F9/30 文献下载
摘要：一种带有寄存器预读写优化硬件栈的数字信号处理器，在程序控制单元内部特别设计的硬件栈控制单元包括两组分开编址的硬件栈，两组影子寄存器，栈读写控制单元和预读预写控制单元。两组奇偶分开编址的硬件栈分别通过两个选择器与预读预写控制单元相连，预读预写控制单元通过译码器与两组影子寄存器相连，两组影子寄存器也分别通过两个选择器与栈读写控制单元相连，最后栈读写控制单元与数据总线以及预读预写控制单元相连。本发明利用两组分开编址的硬件栈，两组影子寄存器以及相应的控制单元，实现处理器内核对硬件栈单周期读写访问，使得数字信号处理器在任何情况下都能够以核心工作频率访问硬件栈，提高了数字信号处理器的执行效率。
带有寄存器读写优化硬件数字信号处理器

[发明专利]带有快速位提取和位插入单元的数字信号处理器-CN200410015738.1无效
发明人：王兵;徐如淏 -专利权人： 上海汉芯半导体科技有限公司
申请日： 2004-01-09 - 公布日： 2004-12-22 - 主分类号： G06F9/315 文献下载
摘要：一种带有快速位提取和位插入单元的数字信号处理器，在处理器内核的算术运算单元内部集成一个位提取和位插入单元，位提取和位插入单元由加法器，移位器以及源和目的寄存器组成，采用与或逻辑来替代现有的多选一逻辑以减少时延，进行位提取操作时，移位的同时进行加法运算并用很短位数的加法替代较长位数的加法，位插入操作时采用对中间结果进行与或逻辑运算，得到需要的结果。本发明利用简化的结构减少了位提取和位插入指令的执行时间，通过器件复用提高了面积利用率，从而提高了整个芯片的性价比。
带有快速提取插入单元数字信号处理器

[发明专利]带有快速中断的数字信号处理器-CN03115475.1无效
发明人：陈进 -专利权人： 上海汉芯半导体科技有限公司
申请日： 2003-02-20 - 公布日： 2004-08-25 - 主分类号： G06F13/38 文献下载
摘要：一种带有快速中断的数字信号处理器，属于数字信号处理技术领域。主要包括：程序控制单元、指令选取控制模块，程序控制单元中包括下一条指令选取控制模块，指令寄存器连接到指令选取控制模块上。本发明数字信号处理器的快速中断可以在中断信号到来时不用清空现有的流水线，同时当中断服务程序结束时也不需要额外的时钟周期来恢复芯片处理中断前的状态。这样对于每个中断操作可以节约五到七个时钟周期，大大提高了系统的效率。
带有快速中断数字信号处理器

[发明专利]具有取模地址运算的数字信号处理器-CN03115372.0无效
发明人：陈进 -专利权人： 上海汉芯半导体科技有限公司
申请日： 2003-02-13 - 公布日： 2004-08-18 - 主分类号： G06F9/28 文献下载
摘要：一种具有取模地址运算的数字信号处理器，在地址发生器单元中，由基址寄存器、变址寄存器和模式寄存器组成8组成可编程的寄存器组，并采用了加法器、取模用累加器和包括常数生成器、线性加法运算和取模运算选择器、越界判别器、两输入与门、三输入与门和两路复用器的结果选择判断逻辑模块。本发明采用了具有特定判别逻辑的地址发生器单元，不仅能完成普通的线性地址运算和取模运算，而且当变址偏移量值为取模运算下界值的正整数倍时，不用把模式从取模运算改成线性运算就能进行线性地址运算，而一旦下一个变址偏移量值不为取模运算下界值的正整数倍时，自动转换为取模运算模式，做到了零开销的模式转换功能。
具有地址运算数字信号处理器

[发明专利]带有可重切换缓存的数字信号处理器-CN03115374.7无效
发明人：陈进 -专利权人： 上海汉芯半导体科技有限公司
申请日： 2003-02-13 - 公布日： 2004-08-18 - 主分类号： G06F12/00 文献下载
摘要：一种带有可重切换缓存的数字信号处理器，属于数字信号处理技术领域。主要包括：程序控制单元、地址发生器单元、指令译码单元、数字数据处理单元、片内数字数据存储器、片外数字数据存储器、选择器、命中判断逻辑器，本发明提供一种带有可重切换缓存的数字信号处理器，改进了现有的缓存的设计，使其可以通过一个端口的设置，把片上缓存改成一般的片上内存，这样在运行小程序时，可以进行准确而高效的内存访问操作。它使得片上存储体可以被配置成片上缓存或者片上内存。这样大大增加了芯片应用于不同的应用场合的灵活性，提高了芯片的性价比。
带有切换缓存数字信号处理器

[发明专利]具有可重配置高速缓存的数字信号处理器-CN03115376.3无效
发明人：陈进 -专利权人： 上海汉芯半导体科技有限公司
申请日： 2003-02-13 - 公布日： 2004-08-18 - 主分类号： G06F12/00 文献下载
摘要：一种具有可重配置高速缓存的数字信号处理器，属于数字信号处理技术领域。设置一个特定的高速缓存重配置寄存器18，来确定当前的所用的高速缓存的容量，高速缓存地址发生器根据高速缓存重配置寄存器的信息，屏蔽相应的高速缓存地址位，使用本发明的数字信号处理器，程序可以运行在16K，8K，4K等高速缓存环境下，用户可以从最小的高速缓存大小开始尝试运行程序，从小到大，评估应用程序在不同的高速缓存大小的基础上的执行效率，然后考虑每一种高速缓存的成本，找到最优的性价比。
具有配置高速缓存数字信号处理器

[发明专利]带有可重构通道数DMA的数字信号处理器-CN03115377.1无效
发明人：陈进 -专利权人： 上海汉芯半导体科技有限公司
申请日： 2003-02-13 - 公布日： 2004-08-18 - 主分类号： G06F13/28 文献下载
摘要：一种带有可重构通道数DMA(直接存取模块)的数字信号处理器，属于数字信号处理技术领域，地址发生器单元、指令译码单元、数字数据处理单元、数字数据存储器、程序控制单元、DMA控制器，DMA控制器的通道数目可以用外围端口进行设置。本发明在面对不同的应用时动态的改变通道的数量，达到增加效率节约成本的目的，通过端口信号的设置对DMA通道数的多少进行重构操作，可以提高DMA通道在实际应用中的效率和利用率，达到了最优性价比。
带有可重构通道 dma 数字信号处理器

[发明专利]带有可重构系统硬件栈的数字信号处理器-CN03115375.5无效
发明人：陈进 -专利权人： 上海汉芯半导体科技有限公司
申请日： 2003-02-13 - 公布日： 2004-08-18 - 主分类号： G06F13/38 文献下载
摘要：一种带有可重构系统硬件栈的数字信号处理器属于数字信号处理技术领域，系统硬件栈的操作寄存器包括系统硬件栈指针寄存器，系统硬件栈指针寄存器通过地址总线连接到系统硬件栈上。本发明的数字信号处理器通过设置端口值，程序可以运行在16个条目、32个条目、48个条目或者64个条目不同的系统硬件栈的环境下，用户可以从最小的系统硬件栈大小开始尝试运行程序，从小到大，评估应用程序在不同的系统硬件栈大小的基础上的执行效率，然后考虑每一种系统硬件栈的成本，找到最优的性价比。这样日后芯片量产时就可以使用这样的系统硬件栈大小，对于节约成本有很大的益处。
带有可重构系统硬件数字信号处理器

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