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- [发明专利]半导体装置-CN202210842297.0在审
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一关健太郎;河村圭子
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株式会社东芝;东芝电子元件及存储装置株式会社
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2022-07-18
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2023-09-19
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H01L29/78
- 实施方式提供提高了沟槽栅极构造的可靠性的半导体装置。实施方式的半导体装置具有半导体部、第一～第三电极、控制电极以及第一～第三绝缘膜。第一电极设置在半导体部的背面上，第二电极设置在表面上。半导体部具有在表面具有开口的沟槽，第三电极设置在沟槽的内部。控制电极在沟槽的内部设置在开口侧，具有沿与背面平行的方向排列的第一及第二控制部。第一绝缘膜设置在半导体部与第三电极之间，第二绝缘膜设置在半导体部与控制电极之间。第三电极具有在第一及第二控制部之间延伸的端部，第一绝缘膜具有在第三电极的端部与控制电极之间延伸的延伸部。第三绝缘膜在延伸部与第三电极的端部之间延展。
- 半导体装置
- [发明专利]半导体装置-CN202110879401.9在审
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一关健太郎;可知刚;大麻浩平
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株式会社东芝;东芝电子元件及存储装置株式会社
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2021-08-02
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2022-04-01
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H01L29/78
- 半导体装置包括第一半导体区域，设置于第一电极之上，与第一电极电连接，是第一导电型；第二半导体区域，设置于第一半导体区域的一部分之上，是第二导电型；第三半导体区域，设置于第二半导体区域之上，是第一导电型；第一导电部，具有与第二半导体区域的侧面对置的部分；第二导电部，具有与第一半导体区域的侧面对置的部分；第二电极，设置于第二半导体区域及第三半导体区域之上，与第二半导体区域及第三半导体区域电连接；第一导电区域，设置于第二导电部之上，与第二导电部电连接；第一电极区域，与第一导电区域电连接；导电层，与第一导电区域及第一电极区域中的至少任一个以及第二电极电连接。
- 半导体装置
- [发明专利]半导体装置-CN201310190488.4无效
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一关健太郎
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株式会社东芝
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2013-05-22
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2014-06-18
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H01L29/78
- 本发明提供一种降低导通电阻与输入电容之积的半导体装置。实施方式的半导体装置具备第1半导体层（2）、第2半导体层（8）、第3半导体层（9）、一对第1导电体（7a）、一对第2导电体（7b）、第1布线层（12）以及第2布线层（13）。一对第1以及第2导电体隔着第1以及第2绝缘膜（6a、6b）分别设置于第1以及第2沟槽（3a、3b）内，并与第1半导体层以及第2半导体层相对置。第1布线层具有主体部（12b）和多个凸部（12a）。多个凸部从主体部延伸，经由第1层间绝缘膜（20）的第1开口部（31）而与第1导电体电连接。第2布线层经由第1层间绝缘膜的第2开口部（32）而与第2导电体电连接。
- 半导体装置
- [发明专利]半导体装置-CN201210315126.9无效
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松冈长;一关健太郎;早瀬茂昭;佐藤信幸
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株式会社东芝
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2012-08-30
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2013-04-03
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H01L29/78
- 提供一种半导体装置，能提高耐压并降低导通电阻。一个实施方式的半导体装置具备第1区域和第2区域。第1区域具备：MOSFET的漏电极；半导体基板，具有第1杂质浓度；第1半导体层，具有比第1杂质浓度小的第2杂质浓度；第2半导体层，形成于第1半导体层的表面，具有比第1杂质浓度小且比第2杂质浓度大的第3杂质浓度；多个第1沟槽；第3半导体层，与第1沟槽邻接；第4半导体层，与第1沟槽邻接；栅电极层，作为MOSFET的栅电极发挥功能；和MOSFET的源电极，与第4半导体层相接。第2区域具备：半导体基板；第1半导体层，具有第2杂质浓度；第1绝缘层，形成于第1半导体层的上表面；和源电极，形成于第1绝缘层的上表面。
- 半导体装置
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