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[发明专利]集成电路结构及其制造方法-CN202310550095.3在审
发明人：庄学理;吴伟成;黄仲仁;黄文铎;林佳盛 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-05-16 - 公布日： 2023-09-12 - 主分类号： H01L23/522 文献下载
摘要：一种制造集成电路(IC)结构的方法包括在第一半导体衬底的第一前侧上形成第一IC器件并且在第二半导体衬底的第二前侧上形成第二IC器件；从第一前侧在第一IC器件上方形成第一接触焊盘，并且从第二前侧在第二IC器件上方形成第二接触焊盘；将第一接触焊盘和第二接触焊盘接合，以使得第一IC器件和第二IC器件电连接；以及在第一半导体衬底的第一背侧上形成导电结构。导电结构包括贯通孔(TV)、背侧金属(BSM)部件和背侧再分布层(BRDL)。TV延伸穿过第一半导体衬底，并且将第一IC器件和第二IC器件电连接至BRDL，并且BSM部件延伸到第一半导体衬底的部分中并且电连接至TV。本发明实施例还提供了集成电路结构。
集成电路结构及其制造方法

[发明专利]形成半导体结构的方法和形成集成芯片的方法-CN202310468848.6在审
发明人：吴国铭;萧豪毅;陈品孜;黄仲仁;陈昇照 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-04-27 - 公布日： 2023-08-22 - 主分类号： H01L21/768 文献下载
摘要：本公开的各个实施例涉及形成半导体结构的方法。该方法包括将第一半导体晶圆接合到第二半导体晶圆。接合界面设置在第一半导体晶圆和第二半导体晶圆之间。第一半导体晶圆具有横向地围绕中心区域的外围区域。在第一半导体晶圆的第一外边缘和第二半导体晶圆的第二外边缘之间形成支撑结构。支撑结构设置在外围区域内。对第二半导体晶圆执行减薄工艺。本发明的实施例还提供了形成集成芯片的方法。
形成半导体结构方法集成芯片

[发明专利]三维集成电路及其形成方法-CN202210718052.7在审
发明人：庄学理;吴伟成;黄文铎;林佳盛;吴尉壮;杨世匡;黄仲仁;林舜宽;刘建麟;陈品孜;凃咏俊 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-06-23 - 公布日： 2023-04-04 - 主分类号： H01L27/06 文献下载
摘要：本公开的各种实施例针对3D IC和用于形成3D IC的方法。第二IC管芯位于第一IC管芯之下，而第三IC管芯位于第二IC管芯之下。第一管芯背面焊盘、第二管芯背面焊盘和第三管芯背面焊盘位于沿一个维度延伸的行中并且位于第一、第二和第三IC管芯之上。此外，第一管芯背面焊盘、第二管芯背面焊盘和第三管芯背面焊盘分别电连接到第一、第二和第三IC管芯的各自的半导体器件。第二和第三IC管芯包括在对应互连结构的顶部金属(TM)层处的各自的焊盘/桥接结构。焊盘/桥接结构共享共用的正面焊盘/桥接布局，并且为上述电连接提供在此维度上的横向布线。
三维集成电路及其形成方法

[实用新型]集成芯片-CN202222366937.3有效
发明人：庄学理;黄仲仁;吴伟成;黄文铎;洪雅琪;林佳盛 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-09-06 - 公布日： 2023-01-20 - 主分类号： H01L23/482 文献下载
摘要：本实用新型实施例的各种实施例涉及一种集成芯片(IC)。所述IC包括位于衬底中的第一深沟槽隔离(DTI)结构。介电结构位于衬底之上。内连线结构位于介电结构中。内连线结构包括电耦合在一起的下部内连线结构与上部内连线结构。上部内连线结构包括多个导电板。所述多个导电板在垂直方向上堆叠且电耦合在一起。后侧衬底穿孔(BTSV)位于衬底及介电结构中。BTSV从下部内连线结构的导电特征延伸穿过介电结构及衬底。下部内连线结构的导电特征至少部分地在侧向上位于DTI结构的周界内。BTSV位于DTI结构的周界内。
集成芯片

[发明专利]半导体特征件-CN202210007261.0在审
发明人：庄学理;黄仲仁;黄文铎;吴伟成 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-04 - 公布日： 2022-09-20 - 主分类号： H01L23/522 文献下载
摘要：一种半导体特征件，其包括：一半导体基板；一介电结构及设置在所述半导体基板上的一半导体器件；一互连结构，设置在所述介电结构中并电连接至所述半导体器件；一STI结构，设置在所述半导体基板中且围绕所述半导体器件；两个DTI结构，穿透所述半导体基板及所述STI结构且围绕所述半导体器件；一钝化结构，连接至所述半导体基板及所述DTI结构且位于所述互连结构的相对处；以及一导电结构，由所述钝化结构围绕、穿透所述半导体基板及所述STI结构至所述介电结构中、位于所述DTI结构之间且经由所述互连结构电连接至所述半导体器件。
半导体特征

[发明专利]制造半导体器件的方法以及半导体器件-CN201711283370.0有效
发明人：徐丞伯;吴云骥;黄仲仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-12-07 - 公布日： 2022-03-08 - 主分类号： H01L27/11573 文献下载
摘要：一种包括非易失性存储器(NVM)单元的半导体器件。NVM单元包括设置在绝缘层上方的半导体布线，其中，该绝缘层设置在衬底上。NVM单元包括选择晶体管和控制晶体管。选择晶体管包括设置在半导体布线周围的栅极介电层和设置在栅极介电层上的选择栅电极。控制晶体管包括设置在半导体布线周围的堆叠的介电层和设置在堆叠的介电层上的控制栅电极。堆叠的介电层包括电荷捕获层。选择栅电极设置为与控制栅电极相邻，其中，堆叠的介电层插接在选择栅电极和控制栅电极之间。本发明的实施例还涉及制造半导体器件的方法。
制造半导体器件方法以及

[发明专利]集成电路及其形成方法-CN202110535130.5在审
发明人：徐丞伯;黄仲仁;吴云骥 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-07-26 - 公布日： 2021-09-03 - 主分类号： H01L27/11524 文献下载
摘要：本发明的不同实施例涉及一种将NVM器件与逻辑或BCD器件集成的方法。在一些实施例中，隔离结构在半导体衬底中形成。隔离结构划分半导体衬底的存储区域，并且进一步地划分半导体衬底的外围区域。外围区域可诸如对应于BCD器件或逻辑器件。掺杂阱在外围区域中形成。介电密封层形成为覆盖存储区域和外围区域并且进一步覆盖掺杂阱。介电密封层从存储区域而非从外围区域去除。使用热氧化工艺在存储区域上形成存储单元结构。介电密封层从外围区域去除，并且包括栅电极的外围器件结构在外围区域上形成。本发明的实施例还提供了利用所述方法所形成的集成电路结构。
集成电路及其形成方法

[发明专利]集成电路及其形成方法-CN201810834899.5有效
发明人：徐丞伯;黄仲仁;吴云骥 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-07-26 - 公布日： 2021-04-27 - 主分类号： H01L21/8234 文献下载
摘要：本发明的不同实施例涉及一种将NVM器件与逻辑或BCD器件集成的方法。在一些实施例中，隔离结构在半导体衬底中形成。隔离结构划分半导体衬底的存储区域，并且进一步地划分半导体衬底的外围区域。外围区域可诸如对应于BCD器件或逻辑器件。掺杂阱在外围区域中形成。介电密封层形成为覆盖存储区域和外围区域并且进一步覆盖掺杂阱。介电密封层从存储区域而非从外围区域去除。使用热氧化工艺在存储区域上形成存储单元结构。介电密封层从外围区域去除，并且包括栅电极的外围器件结构在外围区域上形成。本发明的实施例还提供了利用所述方法所形成的集成电路结构。
集成电路及其形成方法

[发明专利]半导体布置及其形成方法-CN202011094327.1在审
发明人：林舜宽;黄仲仁;吴雲骥;杨宗谕 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-10-14 - 公布日： 2021-04-20 - 主分类号： H01L23/528 文献下载
摘要：一种半导体布置及其形成方法，半导体布置包括穿过半导电层及在基板之上的第一介电层的第一介电特征。半导体布置包括穿过半导电层及第一介电层且电耦接至基板的导电特征。导电特征与第一介电特征相邻且通过第一介电特征与半导电层电隔离。
半导体布置及其形成方法

[发明专利]制造嵌入式闪存单元的均匀的隧道电介质的方法-CN201611238876.5有效
发明人：潘瑞彧;徐丞伯;黄仲仁;林敬儒;杨宗谕;吴云骥;屈岳杰 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-12-28 - 公布日： 2020-02-21 - 主分类号： H01L27/11563 文献下载
摘要：本发明实施例涉及一种形成嵌入式闪存单元的方法以及相关的装置，该方法通过提供具有相对均匀厚度的隧道介电层提供改进的性能。通过在衬底内的逻辑区、控制栅极区和选择栅极区上方形成电荷捕获介电结构来实施该方法。实施第一电荷捕获介电蚀刻工艺以在逻辑区上方的电荷捕获介电结构中形成开口，并且在开口内形成热栅极介电层。实施第二电荷捕获介电蚀刻工艺以去除位于选择栅极区上方的电荷捕获介电结构。在第二电荷捕获介电蚀刻工艺之后剩余的热栅极介电层和电荷捕获介电结构上方形成栅电极。本发明实施例涉及制造嵌入式闪存单元的均匀的隧道电介质的方法。
制造嵌入式闪存单元均匀隧道电介质方法

[发明专利]记忆体装置的控制方法-CN201811441148.3在审
发明人：曾郁雯;杨宗谕;黄仲仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-11-29 - 公布日： 2019-06-07 - 主分类号： G11C16/04 文献下载
摘要：一种记忆体单元包括基板及浮动栅极记忆体单元。浮动栅极记忆体单元包括安置于基板上的擦除栅极结构、浮动栅极结构、选择栅极、共用源极及漏极。共用源极安置于基板中，且擦除栅极结构安置于共用源极上。浮动栅极结构在擦除栅极结构的两个相对侧处自基板的凹槽突出。一种用于控制记忆体单元的方法包括将擦除栅极程序化电压施加于擦除栅极结构上，将控制栅极程序化电压施加于共用源极上，将位线程序化电压施加于漏极上，及将字线程序化电压施加于选择栅极上，其中控制栅极程序化电压大于擦除栅极程序化电压。
擦除栅极程序化记忆体单元电压施加共用源极基板浮动栅极结构浮动栅极控制栅极选择栅极漏极安置记忆体装置位线字线

[发明专利]制造集成电路的方法-CN201711284903.7在审
发明人：杨宗谕;黄仲仁;吴云骥 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-12-07 - 公布日： 2019-01-25 - 主分类号： H01L27/11521 文献下载
摘要：提供一种制造集成电路的方法。在半导体衬底上形成栅极堆叠。栅极堆叠包括电荷储存膜及上覆在电荷储存膜上的虚拟控制栅极。虚拟控制栅极包含第一材料。由第一材料形成虚拟栅极层，且虚拟栅极层被形成为覆盖半导体衬底及栅极堆叠。使虚拟栅极层凹陷至低于栅极堆叠的顶表面后，将虚拟栅极层图案化，以形成与虚拟控制栅极交界的虚拟选择栅极并形成与虚拟选择栅极及虚拟控制栅极间隔开的虚拟逻辑栅极。在虚拟控制栅极、虚拟选择栅极、及虚拟逻辑栅极间形成有与虚拟控制栅极、虚拟选择栅极及虚拟逻辑栅极的顶表面齐平的顶表面的层间介电层。将虚拟控制栅极、虚拟选择栅极、或虚拟逻辑栅极分别替换为由第二材料形成的控制栅极、选择栅极、或逻辑栅极。
虚拟控制栅极选择栅极虚拟逻辑虚拟栅极栅极堆叠顶表面第一材料电荷储存衬底集成电路半导体层间介电层第二材料或逻辑图案化凹陷齐平替换制造交界覆盖

[发明专利]集成电路装置、存储装置及其制造方法-CN201010273138.0有效
发明人：潘瑞彧;黄仲仁;沈明辉 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-09-02 - 公布日： 2011-04-06 - 主分类号： H01L27/115 文献下载
摘要：本发明提供了一种集成电路装置、存储装置及其制造方法，包括具有较佳抗反向穿隧能力的浮置栅存储单元的一浮置栅结构的电路与方法。该存储装置包括一浮置栅设置于包括一浮置栅的一半导体基板之上，并形成有一电荷捕捉介电层与一控制栅。此浮置栅结构具有垂直侧壁，其一侧邻近于一源极区以及一侧邻近于一漏极区。于浮置栅结构的源极侧与漏极侧的侧壁上皆形成有一对称侧壁介电层。一非对称侧壁介电层则仅形成于漏极侧侧壁之上。本发明使用位于漏极侧侧壁上的此非对称侧壁介电层具有较佳的抗反向穿隧能力。
集成电路装置存储及其制造方法

[发明专利]金氧半导体电晶体以及记忆体元件的制造方法-CN200410048108.4有效
发明人： 黄仲仁 -专利权人：旺宏电子股份有限公司
申请日： 2004-06-11 - 公布日： 2005-12-14 - 主分类号： H01L21/336 文献下载
摘要：本发明是关于一种金氧半导体电晶体以及记忆体元件的制造方法。该金氧半导体电晶体的制造方法是先在基板上形成图案化膜层，以定义出欲形成源极/汲极区的位置。接着在图案化膜层所暴露出的基底上形成多个区域氧化结构，以定义出通道区的位置。然后移除图案化膜层，再以区域氧化结构为罩幕而在基底中形成源极/汲极区。然后再移除区域氧化结构，而使基底上自然形成多个凹陷区域。接着在基底上形成闸绝缘层，再在凹陷区域上方的闸绝缘层上形成闸极。由于凹陷形的通道区具有较长的长度，因此可避免金氧半导体电晶体发生短通道效应。
半导体电晶体以及记忆体元件制造方法

[发明专利]ONO结构中的氧化层的形成方法-CN200410042687.1有效
发明人：王致皓;陈昕辉;黄仲仁;陈仲慕;刘光文;邱家荣 -专利权人：旺宏电子股份有限公司
申请日： 2004-05-31 - 公布日： 2005-12-07 - 主分类号： H01L21/314 文献下载
摘要：一种具有氧化硅/氮化硅/氧化硅(“ONO”)结构的半导体的形成方法，是先提供第一氧化硅层与氮化硅层覆盖于一具有存储器元件区与逻辑元件区的基底上，再图案化第一氧化硅层与氮化硅层，以定义出部分完成的ONO堆栈结构的底氧化物与氮化硅部位，并暴露出逻辑元件区域内的基底。在具有自由基氧化剂的环境下进行快速热回火工艺，以同时在氮化硅层所暴露出的表面上形成第二氧化硅层，并在基底上形成栅极氧化硅层。然后在完成的ONO堆栈结构以与栅极氧化层上沉积导电层。本发明可用以制造具有逻辑元件与含有ONO结构存储单元的存储器元件。其缩短工艺耗费时间，降低热预算，可避免氮化硅在后续清洗工艺中被暴露出来，增进了栅极的耦合比。
ono 结构中的氧化形成方法

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