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专利名称

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公布日期

农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]一种具多个非透明桥端口的PCIe交换机及其通信方法-CN202310708807.X在审
发明人：孙向向;江国范 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2023-06-14 - 公布日： 2023-09-12 - 主分类号： H04L49/55 文献下载
摘要：本发明公开一种具多个非透明桥端口的PCIe交换机，其包括非透明桥端口以及主控制模块，其中非透明桥端口用于解析PCIe数据包，并根据主控制模块的反馈设置中断状态，主控制模块与非透明桥端口可通信地连接，包括非透明桥端口的门铃寄存器和/或暂存寄存器，用于监测所述非透明桥端口的资源占用状态，进而有效避免多个根联合体同时访问同一个根联合体资源造成的冲突问题。
一种具多个非透明端口 pcie 交换机及其通信方法

[发明专利]一种PCIe交换机及其终端的数据转换方法-CN202310294591.7在审
发明人：孙向向;江国范 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2023-03-23 - 公布日： 2023-07-25 - 主分类号： H04L49/25 文献下载
摘要：本发明公开一种PCIe交换机，其包括多个PCIe总线域，其中每个PCIe总线域中设置有一个数据转换模块，且数据转换模块包括包监测模块、路由模块以及地址转换模块。其中包监测模块用于解析数据包中的地址及ID信息，并进行判断，路由模块用于转发数据包，以及地址转换模块用于将数据包中的地址及ID转换至指定的PCIe总线域中。该PCIe交换机的同一PCIe总线域中的终端之间共享非透明桥的地址转换信息，而不需要每个终端均保留一份地址转换信息的备份，进而降低了初始化查找表的复杂度，同时可以节省设备面积，降低功耗。
一种 pcie 交换机及其终端数据转换方法

[发明专利]一种PCIe交换机的数据处理装置及数据传输方法-CN202310141416.4在审
发明人：孙向向 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2023-02-21 - 公布日： 2023-07-25 - 主分类号： G06F13/40 文献下载
摘要：本发明公开一种PCIe交换机的数据处理装置，其包括数据缓冲模块，且该数据缓冲模块在其两端连接的RC地址中分别映射为只写、只读存储器区。通过该数据缓冲模块使得在写入侧可以存储多个长度为最大负载长度的PCIe包携带的数据。此时，若读取侧RC的max_payload_size较大，则可以一次读取较大长度的数据组成PCIe包，从而提高了效率。
一种 pcie 交换机数据处理装置数据传输方法

[发明专利]一种具多个非透明桥端口的PCIe交换机及其通信方法-CN202310322954.3在审
发明人：孙向向;江国范 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2023-03-29 - 公布日： 2023-06-27 - 主分类号： H04L49/00 文献下载
摘要：本发明公开一种具多个非透明桥端口的PCIe交换机，其包括非透明桥端口以及主控制模块，其中非透明桥端口用于解析PCIe数据包，主控制模块与非透明桥端口可通信地连接，包括非透明桥端口的门铃寄存器和/或暂存寄存器，用于统一管理所述非透明桥端口之间的访问权限，进而有效避免多个根联合体同时访问同一个根联合体资源造成的冲突问题。
一种具多个非透明端口 pcie 交换机及其通信方法

[发明专利]降低芯片逻辑翻转率的方法及结构-CN201910763404.9有效
发明人：何文俊;郭凯 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2019-08-19 - 公布日： 2023-04-25 - 主分类号： G06F30/32 文献下载
摘要：发明提供了一种降低芯片逻辑翻转率的方法及结构，N个寄存器中存储的数据不参与到传递过程中多级寄存器的翻转，N为大于等于1的自然数，而是当所述反向标识的值为预设标识的值时，直接将N个寄存器中存储的数据与N位初始信号进行异或运算，从而得到预期信号，整体上有效的降低了逻辑翻转率，从而降低了系统功耗。
降低芯片逻辑翻转方法结构

[发明专利]一种算力芯片及串联算力芯片系统-CN201910153070.3有效
发明人：陈磊;张哲明;孙向向;郭凯;李辉 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2019-04-13 - 公布日： 2022-08-26 - 主分类号： G05B19/042 文献下载
摘要：本发明提供一种算力芯片及串联算力芯片系统,所述算力芯片包括通讯模块和运算模块；所述通讯模块用于数据传递,所述数据传递包括与其它芯片之间的数据传递以及所述运算模块之间的数据传递；所述运算模块用于运算来自所述通讯模块的数据，并将运算结果数据传递给通讯模块，采用本发明的算力芯片及串联算力芯片系统，增加了系统的可靠性和容错能力。
一种芯片串联系统

[发明专利]一种PCI-e交换机及其配置分支模式的方法-CN202111396770.9在审
发明人：何文俊;曹飞 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2021-11-23 - 公布日： 2022-03-04 - 主分类号： H04L49/111 文献下载
摘要：本发明公开一种PCI‑e交换机，包括上行口、下行口、路由和仲裁模块、复位逻辑、功耗管理模块、中断管理模块以及交换机缓存模块，其中，上行口可以适配以下根节点端口中的一种或多种：x16、x8、x4、x2、x1，以及下行口可以适配以下终端设备中的一种或多种：x16端口设备、x8端口设备、x4端口设备、x2端口设备、x1端口设备。
一种 pci 交换机及其配置分支模式方法

[发明专利]片内晶振校准电路及校准方法-CN202110586248.0在审
发明人：孙向向;江国范 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2021-05-27 - 公布日： 2021-10-08 - 主分类号： H03L7/06 文献下载
摘要：本发明提供了一种片内晶振校准电路及校准方法，包括：时钟比较模块，被配置为比较待校准时钟和参考时钟，以得到比较结果并向状态控制模块提供比较结果；状态控制模块，被配置为根据比较结果通过逐次逼近算法生成步长控制信号，以向步长控制模块提供步长控制信号；步长控制模块，被配置为根据步长控制信号生成校准信号，以向待校准晶振提供校准信号。
片内晶振校准电路方法

[发明专利]并行正则表达式匹配器-CN202110632853.7在审
发明人：苟鹏飞;陆泳;刘扬帆;徐越;杨浩;施葹 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2021-06-07 - 公布日： 2021-09-07 - 主分类号： G06F16/903 文献下载
摘要：本发明提供了一种并行正则表达式匹配器，包括：软件预编译单元，被配置为将正则表达式规则集中的多个正则表达式规则进行预编译，转换为符合硬件处理行为的格式的正则表达式规则，以供硬件匹配电路进行匹配；硬件匹配电路，被配置为将待匹配报文和符合硬件处理行为的格式的正则表达式规则进行匹配，得出匹配结果。
并行正则表达式配器

[发明专利]Flash模拟电路及其操作方法-CN202110540646.9在审
发明人：孙向向;江国范 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2021-05-18 - 公布日： 2021-08-31 - 主分类号： G06F11/36 文献下载
摘要：本发明提供了一种Flash模拟电路及其操作方法，包括：Flash控制逻辑单元，被配置为将片内Flash操作命令提供至片内Flash模拟单元；片内Flash模拟单元，被配置为等效替代片内Flash，根据片内Flash操作命令，将BLOCK RAM模块作为片内Flash，通过控制逻辑对BLOCK RAM模块进行模拟行为，得到片内Flash行为模拟效应，以及将片内Flash行为模拟效应提供至Flash控制逻辑单元。
flash 模拟电路及其操作方法

[发明专利]一种支持加密存储的嵌入式Flash控制器-CN202110514401.9在审
发明人：江国范 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2021-05-08 - 公布日： 2021-08-06 - 主分类号： G06F11/10 文献下载
摘要：本发明公开一种支持加密存储的嵌入式F l ash控制器，包括与处理器可通信地连接的配置总线接口以及读数据总线接口、控制命令通路、烧写数据通路以及读数据通路。其中，烧写数据通路中设置有写数据加密模块，用于对待烧写的数据进行加密，以及读数据通路中设置有读数据解密模块，用于将读取到的数据进行解密操作。
一种支持加密存储嵌入式 flash 控制器

[发明专利]芯片结构及其操作方法-CN202110423333.5在审
发明人：江国范;孙向向 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2021-04-20 - 公布日： 2021-07-27 - 主分类号： G06F21/60 文献下载
摘要：本发明提供了一种芯片结构及其操作方法，包括：至少一个总线主设备发起读命令和/或写命令，将读命令和/或写命令提供至总线，接收写数据和/或读数据；至少一个总线将读命令和/或写命令传输至总线从设备，将写数据和/或读数据传输至总线主设备；至少一个总线从设备接收读命令和/或写命令，根据读命令和/或写命令生成写数据和/或读数据，将写数据和/或读数据提供至总线；至少一个第一加解密模块连接在任何一个总线主设备与任何一个总线之间，将总线主设备与总线之间传输的命令和数据进行加密和/或解密；至少一个第二加解密模块连接在任何一个总线从设备与任何一个总线之间，将总线从设备与总线之间传输的命令和数据进行加密和/或解密。
芯片结构及其操作方法

[发明专利]一种检查SPI接收数据有效性的系统及方法-CN202110270265.3在审
发明人：孙向向 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2021-03-12 - 公布日： 2021-07-27 - 主分类号： G06F11/10 文献下载
摘要：本发明公开一种检查SP I接收数据有效性的系统，包括SP I主设备以及SP I从设备，其中，SP I主设备包括控制模块、数据发送模块、第一数据接收模块、第一CRC产生模块、以及CRC比较模块，SP I从设备则包括数据返回模块、第二数据接收模块以及第二CRC产生模块。SP I从设备接收到有效数据后，进行CRC校验，并将CRC校验码返回给SP I主设备进行对比，进而判断数据传输的有效性。
一种检查 spi 接收数据有效性系统方法

[发明专利]加扰时钟产生电路-CN202110423163.0在审
发明人：江国范;孙向向 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2021-04-20 - 公布日： 2021-07-13 - 主分类号： G06F21/76 文献下载
摘要：本发明提供了一种加扰时钟产生电路，包括：伪随机数发生器，被配置为根据由原始时钟生成的原始时钟信号产生伪随机数；加扰使能产生器，被配置为根据原始时钟信号和伪随机数生成使能信号；以及最终输出时钟，被配置为根据使能信号将原始时钟信号作为最终时钟信号输出。
时钟产生电路

[发明专利]并行移位寄存器的数据传输方法-CN201910763697.0有效
发明人：何文俊;郭凯 -专利权人： 青芯半导体科技（上海）有限公司
申请日： 2019-08-19 - 公布日： 2021-06-25 - 主分类号： G06F13/38 文献下载
摘要：本发明提供一种并行移位寄存器的数据传输方法，包括：若干级的移位寄存器，每级移位寄存器具有若干个寄存器单元；第奇数拍的数据输入至第一级移位寄存器，各个奇数级移位寄存器上存储的数据移位至后一个奇数级移位寄存器上，各个偶数级移位寄存器中的一个或少数固定位置寄存器逻辑翻转；第偶数拍的数据输入至第二级移位寄存器，各个数据偶数级移位寄存器上存储的数据移位至后一个偶数级移位寄存器上，各个奇数级移位寄存器中的一个或少数固定位置寄存器逻辑翻转。
并行移位寄存器数据传输方法

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