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专利名称

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申请人
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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]半导体器件-CN202310428122.X在审
发明人：白石信仁;铃村直仁 -专利权人：瑞萨电子株式会社
申请日： 2023-04-20 - 公布日： 2023-10-24 - 主分类号： H01L23/522 文献下载
摘要：本公开涉及一种半导体器件。该半导体器件包括第一层间绝缘膜和第二层间绝缘膜、第一布线和第二布线、以及电阻器膜。第一布线设置在第一层间绝缘膜上。第二层间绝缘膜包括第一层和第二层。第一层设置在第一层间绝缘膜上以覆盖第一布线。电阻器膜设置在第一层上。电阻器膜包括硅铬、引入有碳的硅铬、镍铬、氮化钛和氮化钽中的至少一种。第二层设置在第一层上以覆盖电阻器膜。第二布线设置在第二层上。在第二层间绝缘膜的厚度方向上，与第二布线相比，电阻器膜更靠近第一布线。
半导体器件

[发明专利]半导体器件及其制造方法-CN202210813266.2在审
发明人： 铃村直仁;高冈洋道;园田贤一郎;土屋秀昭;中柴康隆 -专利权人：瑞萨电子株式会社
申请日： 2022-07-11 - 公布日： 2023-03-07 - 主分类号： H01L23/522 文献下载
摘要：本公开涉及一种半导体器件及其制造方法。电熔丝元件具有第一部分、被布置在所述第一部分的一端的第二部分以及被布置在所述第一部分的另一端的第三部分。电阻器元件与所述电熔丝元件分开布置。所述电熔丝元件和所述电阻器元件中的每一者的材料具有硅金属或镍铬。所述电熔丝元件和所述电阻器元件被布置在所述第一布线的上层和所述第二布线的下层中。所述第二部分的布线宽度和所述第三部分的布线宽度大于所述第一部分的布线宽度。
半导体器件及其制造方法

[发明专利]半导体装置-CN202210804808.X在审
发明人： 铃村直仁;园田贤一郎;土屋秀昭 -专利权人：瑞萨电子株式会社
申请日： 2022-07-08 - 公布日： 2023-03-07 - 主分类号： H01L23/525 文献下载
摘要：本公开涉及半导体装置。层间电介质层覆盖电熔丝元件。由硅金属制成的电阻层被布置在层间电介质层上和电熔丝元件正上方。
半导体装置

[发明专利]半导体器件-CN201810183015.4在审
发明人： 铃村直仁;青野英树 -专利权人：瑞萨电子株式会社
申请日： 2018-03-06 - 公布日： 2018-10-16 - 主分类号： H01L27/02 文献下载
摘要：一种具有FINFET的半导体器件，其提供了增强的可靠性。该半导体器件包括第一N沟道FET和第二N沟道FET，它们串联耦合在用于2输入NAND电路的输出的布线和用于第二电源电位的布线之间。在平面图中，局部布线设置在沿第二方向延伸的第一N沟道FET的第一N栅电极和第二N沟道FET的第二N栅电极之间，并且与沿第一方向延伸的半导体层交叉且沿第二方向延伸。局部布线耦合至用于热量消散的布线。
布线半导体器件方向延伸栅电极半导体层布线耦合串联耦合电源电位热量消散输出

[发明专利]半导体器件及其制造方法-CN201310246489.6有效
发明人： 铃村直仁;冈好浩 -专利权人：瑞萨电子株式会社
申请日： 2013-06-20 - 公布日： 2017-09-01 - 主分类号： H01L21/31 文献下载
摘要：本公开涉及半导体器件及其制造方法。通过改善作为半导体器件的特征的EM特征、TDDB特征、以及耐压，改善该半导体器件的可靠性。使得下层绝缘层中的第一空孔的平均直径小于上层绝缘层中的第二空孔的平均直径，由此增加了所述下层绝缘层中的弹性模数，所述下层绝缘层配置多孔低介电常数膜的层间绝缘膜，用于在其中嵌入布线。此外，侧壁绝缘层形成在层间绝缘膜的暴露于布线槽的侧壁的表面上，所述侧壁绝缘层是包括具有小于所述第二空孔的平均直径的第一空孔的致密层。
半导体器件及其制造方法

[发明专利]半导体装置及其制造方法-CN200810006288.8有效
发明人：古泽健志;鸭岛隆夫;网代优次;铃村直仁;福井胜一;冈田昌和 -专利权人：株式会社瑞萨科技
申请日： 2008-02-05 - 公布日： 2008-09-24 - 主分类号： H01L27/04 文献下载
摘要：本发明可以提高在最下层配线中含有埋入配线的半导体装置的可靠性。在半导体基板1的主面上形成MISFETQn、Qp，并在此主面上形成着绝缘膜10、11。在绝缘膜10、11中形成接触孔12并埋入着插塞13。在埋入了插塞13的绝缘膜11上形成绝缘膜14、15、16，在绝缘膜14、15、16中形成开口部17并埋入着配线20。绝缘膜15是对绝缘膜16进行蚀刻以形成开口部17时的蚀刻终止膜，且含有硅和碳。绝缘膜11的吸湿性高，绝缘膜15的耐湿性低，但在绝缘膜11与绝缘膜15之间插入绝缘膜14，通过将绝缘膜14设为Si(硅)原子的数密度大于绝缘膜11的膜来防止形成弱电性界面。
半导体装置及其制造方法

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