|
|
钻瓜专利网为您找到相关结果 31个，建议您 升级VIP下载更多相关专利
- [发明专利]元件芯片的制造方法-CN201811029474.3有效
-
唐崎秀彦;松原功幸;针贝笃史;佐伯英史
-
松下知识产权经营株式会社
-
2018-09-04
-
2023-08-01
-
H01L21/3065
- 本发明提供一种抑制等离子切割中的碎片残留的元件芯片的制造方法。在本发明的半导体芯片2的制造方法中，将半导体晶片12的背面4A保持于切割带22。接下来，将表面6A用具备非水溶性的下层掩膜24A和水溶性的上层掩膜24B的掩膜24被覆。接下来，通过对掩膜24照射激光而在掩膜24形成开口从而使分割区域16露出。接下来，使半导体晶片12与水接触，去除被覆元件区域14的上层掩膜24B并使下层掩膜24A残留。接下来，将半导体晶片12暴露于第1等离子体，将开口所露出的分割区域16进行蚀刻至到达背面4A为止，从而单片化为多个半导体芯片2。接下来，去除多个半导体芯片2的表面6A所残留的下层掩膜24A。
- 元件芯片制造方法
- [发明专利]元件芯片的制造方法-CN201710366343.3有效
-
针贝笃史;置田尚吾;伊藤彰宏;高野克巳;广岛满
-
松下知识产权经营株式会社
-
2017-05-22
-
2023-07-07
-
H01L21/02
- 一种元件芯片的制造方法，不使生产性下降地抑制凸块的由等离子体所引起的劣化及损伤的同时对基板进行单片化。包括：准备工序，准备具备具有露出的凸块的第1面及第2面且具备由分割区域划分的多个元件区域的基板；凸块埋入工序，将至少凸块的头顶部埋入到粘合层；掩模形成工序，在第2面形成掩模；保持工序，使第1面与由框架支承的保持带对置来使基板保持于保持带；载置工序，在掩模形成工序和保持工序之后，将基板经由保持带载置到设置在等离子体处理装置内的载置台；单片化工序，在载置工序之后，对分割区域从第2面到第1面进行等离子体蚀刻，从基板形成多个元件芯片；和凸块露出工序，在单片化工序之后，剥离粘合层，使凸块重新露出。
- 元件芯片制造方法
- [发明专利]元件芯片的制造方法-CN201710361407.0有效
-
针贝笃史;置田尚吾;伊藤彰宏;高野克巳;广岛满
-
松下知识产权经营株式会社
-
2017-05-19
-
2023-05-23
-
H01L21/02
- 一种元件芯片的制造方法，不使生产性下降地抑制等离子体对凸块的劣化及损伤的同时对基板进行单片化。包括：准备工序，准备具备具有凸块的第一面及第二面且具备由分割区域划分的多个元件区域的基板；凸块埋入工序，在第一面粘合具有粘合层的保护带，至少将凸块的头顶部埋入到粘合层；薄化工序，在凸块埋入工序后，在第一面粘合了保护带的状态下磨削第二面；掩模形成工序，在薄化工序后，在第二面形成掩模；保持工序，使第一面与用框架支承的保持带对置，使保持带保持基板；载置工序，在掩模形成工序及保持工序后，将基板经由保持带载置在等离子体处理载置台；单片化工序，在载置工序后，对分割区域从第二面至第一面进行等离子体蚀刻。
- 元件芯片制造方法
- [发明专利]元件芯片的制造方法-CN201710088563.4有效
-
置田尚吾;针贝笃史
-
松下知识产权经营株式会社
-
2017-02-17
-
2023-05-23
-
H01L21/3065
- 一种元件芯片的制造方法，在对保持在保持片的基板进行等离子体切割时提高产品的成品率。元件芯片的制造方法包括：准备工序，准备将基板的第1主面粘接到保持片而保持在保持片的基板；载置工序，将保持了基板的保持片载置到设置在等离子体处理装置内的载置台；和等离子体切割工序，将基板的分割区域等离子体蚀刻到第1主面，将基板单片化为多个元件芯片。等离子体切割工序包括：第1等离子体蚀刻工序，在载置台与保持片之间供给冷却用气体，同时等离子体蚀刻分割区域的厚度的一部分；和第2等离子体蚀刻工序，在第1等离子体蚀刻工序之后，停止冷却用气体的供给，等离子体蚀刻分割区域的剩余部分。
- 元件芯片制造方法
- [发明专利]等离子体处理方法-CN201710091515.0有效
-
松原功幸;针贝笃史;伊藤彰宏
-
松下知识产权经营株式会社
-
2017-02-20
-
2021-12-24
-
H01L21/3065
- 提供一种等离子体处理方法，能够以简易的工序实现精细的图案化。等离子体处理方法包括：粘附工序，在具备第一主面和第一主面的相反侧的第二主面的基板的第一主面粘附树脂膜；以及图案化工序，对树脂膜进行图案化，从而形成具有使基板的被处理区域露出的开口部的掩模。而且，等离子体处理方法包括：第一等离子体工序，在包含第一气体的减压环境中生成第一气体的第一等离子体，并使掩模暴露于第一等离子体，从而减少掩模与第一主面之间的空隙。进而，等离子体处理方法包括：第二等离子体工序，在包含第二气体的环境中用第二气体生成第二等离子体，并使从开口部露出的被处理区域暴露于第二等离子体，从而对被处理区域进行蚀刻。
- 等离子体处理方法
- [发明专利]元件芯片的制造方法-CN201610825780.2有效
-
针贝笃史;置田尚吾;松原功幸
-
松下知识产权经营株式会社
-
2016-09-14
-
2021-11-23
-
H01L21/78
- 本发明的目的在于提供一种能够抑制安装过程中的导电性材料的爬升的元件芯片的制造方法。在对具有多个元件区域的基板进行分割来制造多个元件芯片的元件芯片的制造方法中所利用的等离子处理工序之中，通过使基板暴露于第1等离子体中，从而将基板分割为元件芯片(10)，具备第1面(10a)、第2面(10b)以及连结第1面(10a)和第2面(10b)的侧面(10c)的元件芯片(10)在载体(4)上成为相互空出间隔被保持的状态。通过使这些元件芯片(10)暴露于以氟化碳和氦的混合气体为原料气体的第2等离子体中，由此形成覆盖侧面(10c)的保护膜(12c)，来抑制安装过程中的导电性材料向侧面(10c)的爬升。
- 元件芯片制造方法
- [发明专利]元件芯片的制造方法-CN201710053291.4有效
-
针贝笃史;置田尚吾;松原功幸;广岛满;奥根充弘
-
松下知识产权经营株式会社
-
2017-01-23
-
2021-10-26
-
H01L21/78
- 本发明提供一种元件芯片的制造方法及元件芯片，能够抑制安装过程中的导电性材料的爬升。在分割具有多个元件区域的基板来制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第一等离子体，从而将基板分割成元件芯片(10)。而且，形成为具备第一面(10a)、第二面(10b)及连结第一面(10a)和第二面(10b)的侧面(10c)的元件芯片(10)彼此隔开间隔地保持在载体(4)上的状态。通过将这些元件芯片(10)暴露于以氟化碳和氦气的混合气体为原料气体的第二等离子体中，从而仅在侧面(10c)形成覆盖元件芯片(10)的保护膜(12)，抑制安装过程中的导电性材料向侧面(10c)的爬升。
- 元件芯片制造方法
|
