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[发明专利]加速设备、计算系统及加速方法-CN202211241115.0在审
发明人：何倩雯;邬贵明;蒋佳立 -专利权人：阿里云计算有限公司
申请日： 2022-10-11 - 公布日： 2023-03-14 - 主分类号： H04L9/00 文献下载
摘要：本申请实施例提供一种加速设备、计算系统及加速方法。其中，所述加速设备包括第一存储组件及至少一个第一加速组件；第一加速组件包括第一控制单元及多个第一运算单元；第一存储组件与第一主机处理组件通过总线连接；第一存储组件存储多个分桶结果；所述多个分桶结果通过针对不同特征，分别对多个对象对应的多个密文数据进行分桶处理获得；第一控制单元从第一存储组件获取至少一个分桶结果，并至少一个分桶结果分派至至少一个第一运算单元；第一运算单元对分桶结果中的多个密文数据进行计算处理获得密文处理结果；第一控制单元用于将任一分桶结果对应的密文处理结果存储至所述第一存储组件。本申请实施例提供的技术方案提高了处理效率。
加速设备计算系统方法

[发明专利]加速设备、计算系统及加速方法-CN202211241151.7在审
发明人：何倩雯;蒋佳立;邬贵明 -专利权人：阿里云计算有限公司
申请日： 2022-10-11 - 公布日： 2023-03-14 - 主分类号： H04L9/00 文献下载
摘要：本申请实施例提供一种加速设备、计算系统及加速方法。其中，加速设备包括：第一存储组件、与第一存储组件连接的第一加速组件及第二加速组件；第一存储组件与第一主机处理组件通过总线连接；第一存储组件用于存储第一主机处理组件发送的多个对象对应的多个密文数据；第二加速组件用于从第一存储组件获取多个密文数据，并针对任一个特征，将多个密文数据进行分桶处理，获得多个分桶结果；将多个分桶结果存储至第一存储组件；第一加速组件用于从第一存储组件获取所述多个分桶结果；将同一分桶结果中的密文数据进行计算处理获得密文处理结果；将多个分桶结果分别对应的密文处理结果存储至第一存储组件。本申请实施例提供的技术方案提高了处理效率。
加速设备计算系统方法

[发明专利]一种加速器、加速方法和电子设备-CN202210179799.X在审
发明人：何倩雯;邬贵明;蒋佳立;张振祥;龙欣 -专利权人：阿里巴巴（中国）有限公司
申请日： 2022-02-25 - 公布日： 2022-06-03 - 主分类号： G06F7/487 文献下载
摘要：本申请提出一种加速器、加速方法和电子设备。所述加速器包括计算单元；所述计算单元包括由基础运算逻辑构成的通用运算逻辑；所述通用运算逻辑响应于不同的输入，实现不同运算类型的运算。所述加速器还包括：获取单元，获取根据待实现的目标类型运算，生成的目标微码指令；所述目标微码指令用于指示使所述通用运算逻辑实现所述目标类型运算所需的目标输入数据；解析单元，解析所述目标微码指令，得到与所述目标输入数据对应的解析结果；控制单元，响应于所述解析结果控制所述计算单元，以使所述计算单元获取所述目标输入数据并基于所述目标输入数据运行所述通用运算逻辑，完成所述目标类型运算。由此降低了对加速器的配置难度，节省硬件资源。
一种加速器加速方法电子设备

[发明专利]数据处理方法以及装置-CN202110448967.6在审
发明人： 邬贵明;蒋佳立;何倩雯;张振祥;龙欣 -专利权人：阿里巴巴新加坡控股有限公司
申请日： 2021-04-25 - 公布日： 2021-08-24 - 主分类号： G06F7/52 文献下载
摘要：本说明书实施例提供数据处理方法以及装置，其中所述数据处理方法包括：先确定出第一矩阵和第二矩阵，并将第二矩阵拆分为第一预设数量的矩阵块，然后调用蒙哥马利模乘加指令将第一矩阵包括的元素与第j个矩阵块包括的元素进行运算，得到第j个矩阵块对应的矩阵块运算结果，并使用第j个矩阵块对应的矩阵块运算结果覆盖第j个矩阵块中的元素，之后将j自增1，继续执行上述的得到矩阵块运算结果步骤，直至j等于第一预设数量，得到第一矩阵和第二矩阵进行矩阵乘运算后的目标矩阵。如此，提供了一种高性能的基于蒙哥马利模乘加的矩阵乘算法，降低了运算复杂度，有效利用蒙哥马利模乘加指令批处理的优势，提高进行矩阵乘运算的处理器的运行效率。
数据处理方法以及装置

[发明专利]可重构微服务器系统-CN201210580256.5有效
发明人：谢向辉;吴东;钱磊;原昊;张昆;臧春峰;郝子宇;张鲁飞;李玺;严忻凯;邬贵明;方兴;叶楠;胡苏太;韦海亮;周浩杰;陶志荣 -专利权人：无锡江南计算技术研究所
申请日： 2012-12-26 - 公布日： 2013-05-01 - 主分类号： G06F1/16 文献下载
摘要：一种可重构微服务器系统，包括：微处理器、系统总线、内存、可重构加速部件以及输入输出外设；其中，微处理器、内存和输入输出外设连接至系统总线，从而微处理器通过系统总线与内存和输入输出外设进行数据交换；而且，可重构加速部件连接至微处理器和/或系统总线，从而与微处理器和/或连接在系统总线上的内存和输入输出外设进行数据交换。此外，可重构加速部件可以连接独立的内存、输入输出外设和其它扩展接口。
可重构微服系统

[发明专利]一种基于可重构微服务器的集群计算系统-CN201210574582.5有效
发明人：谢向辉;吴东;钱磊;原昊;张昆;臧春峰;郝子宇;张鲁飞;李玺;严忻凯;邬贵明;方兴;叶楠;胡苏太;韦海亮;周浩杰;陶志荣 -专利权人：无锡江南计算技术研究所
申请日： 2012-12-26 - 公布日： 2013-04-24 - 主分类号： G06F15/76 文献下载
摘要：一种基于可重构微服务器的集群计算系统，包括：多个可重构微服务器计算节点以及通用可扩展交换网络；多个可重构微服务器计算节点具有通用网络接口；并且通用可扩展交换网络基于通用的标准网络协议，通过网络拓扑结构将所述多个可重构微服务器计算节点的通用网络接口互连在一起。所述可重构微服务器计算节点还包括：微处理器、系统总线、内存、可重构加速部件以及输入输出外设；其中，微处理器、内存和输入输出外设连接至系统总线，从而微处理器通过系统总线与内存和输入输出外设进行数据交换；可重构加速部件连接至微处理器和/或系统总线，从而与微处理器和/或连接在系统总线上的内存和输入输出外设进行数据交换。
一种基于可重构微服集群计算系统

[发明专利]计算能力增强的可重构微服务器-CN201210575648.2有效
发明人：谢向辉;吴东;原昊;钱磊;张昆;臧春峰;郝子宇;张鲁飞;李玺;严忻凯;邬贵明;方兴;叶楠;胡苏太;韦海亮;周浩杰;陶志荣 -专利权人：无锡江南计算技术研究所
申请日： 2012-12-26 - 公布日： 2013-04-03 - 主分类号： G06F15/76 文献下载
摘要：本发明提供了一种计算能力增强的可重构微服务器，包括：微处理器、系统总线、内存、可重构加速部件以及输入输出外设；其中，微处理器、内存和输入输出外设连接至系统总线，从而微处理器通过系统总线与内存和输入输出外设进行数据交换；而且，微处理器直接连接至可重构加速部件；并且，可重构加速部件连接至系统总线，从而通过系统总线与内存和输入输出外设进行数据交换；其中，可重构加速部件包括可重构指令扩展单元、可重构硬件线程单元以及可重构任务加速单元中的至少一个。
计算能力增强可重构微服

[发明专利]计算节点集群系统和数据中继器-CN201210379911.0有效
发明人：谢向辉;吴东;郝子宇;臧春峰;原昊;钱磊;邬贵明;李玺;严忻凯 -专利权人：无锡江南计算技术研究所
申请日： 2012-10-09 - 公布日： 2013-02-13 - 主分类号： H04L12/861 文献下载
摘要：本发明提供的一种计算节点集群系统和数据中继器。计算节点集群系统包括：多个计算节点，其中每个计算节点包括各自的FPGA和通用处理器；其中，各个计算节点的通用处理器通过网络相互连接；并且，在每个计算节点中，FPGA连接至通用处理器；其中，每个FPGA均具有数据中继器；而且，所有计算节点的FPGA通过数据中继器依次连接。在一个连续发送过程中，动态自适应通路选择器先转发来自当前计算节点的通用处理器的所有消息，然后转发来自其他FPGA的所有消息。并且，动态自适应通路选择器在每个连续发送过程完成之后动态地调整在下一次连续发送过程发送的来自通用处理器的数据量与来自其他FPGA的数据量之间的比例。
计算节点集群系统数据中继

[发明专利]基于存储接口的可重构加速器映射方法-CN201210371902.7无效
发明人：原昊;谢向辉;郝子宇;吴东;钱磊;张鲁飞;马文涛;邬贵明 -专利权人：无锡江南计算技术研究所
申请日： 2012-09-28 - 公布日： 2013-02-13 - 主分类号： G06F13/16 文献下载
摘要：本发明提供的一种基于存储接口的可重构加速器映射方法包括：初始步骤：用于将可重构加速器、通用处理器和存储体分别连接在存储总线上；第一步骤，用于通过可重构算法接口映射模块对可重构算法核心的硬件接口进行封装，其中所述可重构算法接口映射模块按照信号类型将可重构算法核心的硬件接口映射成为存储接口，由此按照对存储体的存储访问的读访问和写访问的方式对硬件接口进行读写；第二步骤，用于对通用处理器和存储控制器进行配置，以便通用处理器能够通过存储控制器访问可重构加速器；第三步骤，用于通过对通用处理器编程实现对可重构加速器中算法核心的软件映射。
基于存储接口可重构加速器映射方法

[发明专利]对基于随机上下文无关文法的RNA二级结构预测进行加速的方法-CN200910043922.X无效
发明人：夏飞;窦勇;姜晶菲;周杰;邬贵明;雷元武 -专利权人：中国人民解放军国防科学技术大学
申请日： 2009-07-17 - 公布日： 2010-06-02 - 主分类号： C12Q1/68 文献下载
摘要：本发明公开了一种对基于随机上下文无关文法的RNA二级结构预测进行加速的方法，目的是加快使用SCFG进行RNA二级结构预测的速度。技术方案是先构建由主机和可重构算法加速器组成的异构计算机系统，接着主机将格式化后的CM模型和编码后的RNA序列发送至可重构算法加速器，可重构算法加速器的PE阵列执行无回溯CYK/inside算法计算，计算中采用“按区域分割”和“逐层按列并行处理”的任务划分策略实现细粒度并行计算，且n个PE采用SPMD方式同时计算位于矩阵不同列的n个数据，但计算时根据不同的状态类型采用不同的计算顺序；采用本发明实现了对基于SCFG模型的RNA序列二级结构预测应用加速，加速比高，成本低。
基于随机上下文无关文法 rna 二级结构预测进行加速方法

[发明专利]基于FPGA的列选主元LU分解方法-CN200910043592.4无效
发明人： 邬贵明;窦勇;夏飞;姜晶菲;周杰 -专利权人：中国人民解放军国防科学技术大学
申请日： 2009-06-03 - 公布日： 2009-12-16 - 主分类号： G06F17/11 文献下载
摘要：本发明公开了一种基于FPGA的列选主元LU分解方法，要解决的技术问题是降低LU分解的时间复杂度，加快稠密矩阵线性方程组的求解。技术方案是首先构建基于FPGA的由主处理单元和P个从处理单元组成的主从式并行计算系统，由主从式并行计算系统对待分解矩阵进行列选主元LU分解，主处理单元向第一从处理单元发送参数和待分解矩阵，从处理单元按流水方式对矩阵进行处理，处理结果由第P从处理单元传给主处理单元。采用本发明计算精度与不选主元LU分解相比得到很大提高，且运算速度快，其主从式并行计算系统具有可扩展性。
基于 fpga 列选主元 lu 分解方法

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