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[发明专利]具有锁存预解码器电路的时钟控制的存储器-CN201310228537.9有效
发明人： 赫马·拉马穆尔蒂;拉万德拉拉吉·拉马拉朱 -专利权人：恩智浦美国有限公司
申请日： 2013-06-08 - 公布日： 2018-07-10 - 主分类号： G11C8/18 文献下载
摘要：公开了具有锁存预解码器电路的时钟控制的存储器。一种存储器（10）包括具有有多个字线（WL）的存储器阵列（12）、多个锁存预解码器（18）、以及字线驱动器逻辑（14）。每个锁存预解码器接收时钟信号（CLK）和多个地址信号（A0，A0b），并且，响应于所述时钟信号的时钟周期的第一沿来锁存所述多个地址信号的逻辑函数的结果，以及响应于所述时钟信号的所述时钟周期的第二沿来提供预定值，其中，响应所述第二沿，所述多个锁存预解码器的每个锁存解码器提供相同的预定值。字线驱动器逻辑响应于所述锁存结果有选择性地激活所述多个字线中的所选字线。
锁存预解码器存储器预解码器电路字线驱动器地址信号时钟控制时钟信号时钟周期字线响应存储器阵列解码器接收时钟逻辑函数逻辑响应选字激活

[发明专利]在时钟周期的第一部分期间带有字线激活的时钟存储器-CN201310228925.7无效
发明人： 赫马·拉马穆尔蒂;拉万德拉拉吉·拉马拉朱 -专利权人：飞思卡尔半导体公司
申请日： 2013-06-08 - 公布日： 2014-01-01 - 主分类号： G11C8/18 文献下载
摘要：本发明涉及在时钟周期的第一部分期间带有字线激活的时钟存储器。存储器（10）包括多个锁存预解码器（20、22、24、26），每一个包括第一晶体管，其耦合在电源电压和锁存器之间并且具有耦合到时钟信号的控制电极；第二晶体管，其耦合到第一晶体管并且具有耦合到第一地址位信号的控制电极；第三晶体管，其耦合到第二晶体管并且具有耦合到第二地址位信号的控制电极；第四晶体管，其耦合到第三晶体管并且具有耦合到时钟信号的延迟的和反相的版本的控制电极；第五晶体管，其耦合在所述第四晶体管和地之间并且具有耦合到时钟信号的控制电极；以及输出，其在时钟信号的时钟周期的第一部分期间提供预解码值以及在时钟周期的第二部分期间提供预定逻辑电平。
时钟周期第一部分期间带有激活存储器