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[发明专利]高电子迁移率晶体管及其制作方法-CN202010081665.5有效
发明人： 许祐铭;陈彦兴;杨宗穆;王俞仁 -专利权人：联华电子股份有限公司
申请日： 2020-02-06 - 公布日： 2023-08-08 - 主分类号： H01L29/778 文献下载
摘要：本发明公开一种高电子迁移率晶体管，包括基底、P型III‑V族化合物层、栅极电极以及含碳层。该P型III‑V族化合物层设置于该基底上，且该栅极电极设置于该P型III‑V族化合物层上。该含碳层设置于该P型III‑V族化合物层下方，作为一扩散阻挡层以阻挡该P型III‑V族化合物层内的掺质在退火时扩散至下方的堆叠层中。
电子迁移率晶体管及其制作方法

[发明专利]腺管融合趋势量化方法、装置及存储介质-CN202310180865.X在审
发明人：于红刚;许祐铭;姚理文 -专利权人：武汉大学人民医院（湖北省人民医院）
申请日： 2023-02-24 - 公布日： 2023-05-12 - 主分类号： G06T7/00 文献下载
摘要：本申请公开了一种腺管融合趋势量化方法、装置及存储介质，方法包括：获取患者的病理切片图像，基于病理切片图像确定管腔分割图；基于病理切片图像和管腔分割图，确定病理切片图像中的目标分支组合；确定目标分支组合中腺管分支的融合距离；确定目标分支组合中腺管分支的管腔不规则程度表征值，并基于管腔不规则程度表征值确定管腔不规则程度；基于融合距离及管腔不规则程度确定腺管融合趋势系数，并基于腺管融合趋势系数确定病理切片图像中腺管的融合程度。本申请基于融合距离及管腔不规则程度确定腺管融合趋势系数，可以结合腺管分支融合的难易程度和增生潜力综合判定融合趋势，实现腺管融合趋势量化的同时可以提高量化结果的准确性。
融合趋势量化方法装置存储介质

[发明专利]胆总管纤维化等级确定方法、装置及其相关设备-CN202310153579.4在审
发明人：于红刚;陈柏儒;许祐铭;姚理文 -专利权人：武汉大学人民医院（湖北省人民医院）
申请日： 2023-02-22 - 公布日： 2023-04-11 - 主分类号： A61B5/00 文献下载
摘要：本申请提供一种胆总管纤维化等级确定方法、装置及其相关设备，所述方法包括：获取患者在目标手术过程中第一手术状态下的第一造影图像和第二手术状态下的第二造影图像；基于第二造影图像，确定受力状态下的导丝的工作长度数据；基于第一造影图像和第二造影图像，确定受力状态下的胆总管的受力数据；基于第一造影图像和第二造影图像，确定受力状态下的胆总管的形变程度数据；基于受力状态下的胆总管的受力数据和形变程度数据、以及受力状态下的导丝的工作长度数据，确定胆总管的硬度系数，并基于胆总管的硬度系数，确定胆总管的纤维化等级。本申请实施例实现了高效无创地量化胆管癌患者的硬化程度，提高临床诊断胆管癌发展程度与预后的准确度。
胆总管纤维化等级确定方法装置及其相关设备

[发明专利]超晶格结构-CN202110447002.5在审
发明人： 许祐铭;郭俊良;陈彦兴;杨宗穆;王俞仁 -专利权人：联华电子股份有限公司
申请日： 2021-04-25 - 公布日： 2022-10-28 - 主分类号： H01L29/778 文献下载
摘要：本发明公开一种超晶格结构，其包含一基底，一第一超晶格堆叠层设置在基底上，第一超晶格堆叠层包含一第一超晶格层、一第二超晶格层和一第三超晶格层由下至上依序堆叠，三个应力松弛层分别设置在第一超晶格层和第二超晶格层之间、第二超晶格层和第三超晶格层之间以及第三超晶格上，各个应力松弛层各自包含一III‑V族材料层，应力松弛层的厚度需大于松弛临界厚度。
晶格结构

[发明专利]半导体结构-CN202011620433.9在审
发明人：陈彦兴;许祐铭;杨宗穆;王俞仁 -专利权人：联华电子股份有限公司
申请日： 2020-12-31 - 公布日： 2022-07-01 - 主分类号： H01L29/04 文献下载
摘要：本发明公开一种半导体结构，包括一基底，其包括一元件区、一周边区围绕着该元件区，以及一过渡区位于该周边区及该元件区之间。一外延层位于该元件区、该周边区及该过渡区上，其中该外延层位于该过渡区上的一第一部分包括多晶结构。
半导体结构

[发明专利]高电子迁移率晶体管及其制作方法-CN202011015488.7在审
发明人：陈彦兴;许祐铭;杨宗穆;王俞仁 -专利权人：联华电子股份有限公司
申请日： 2020-09-24 - 公布日： 2022-03-29 - 主分类号： H01L29/778 文献下载
摘要：本发明公开一种高电子迁移率晶体管，包含一基底；一通道层，设于所述基底上；一氮化铝镓层，设于所述通道层上；以及一P型氮化镓栅，设于所述氮化铝镓层上，其中，所述氮化铝镓层包含一第一区域和一第二区域，又其中，所述第一区域的组成不同于所述第二区域的组成。
电子迁移率晶体管及其制作方法

[发明专利]手术时间校正方法、装置、电子设备及存储介质-CN202210046205.8在审
发明人：于红刚;许祐铭;李佳;杜泓柳 -专利权人：武汉大学
申请日： 2022-01-17 - 公布日： 2022-02-18 - 主分类号： G16H20/40 文献下载
摘要：本申请提供一种手术时间校正方法、装置、电子设备及计算机可读存储介质；该方法先通过获取顺序执行的各台手术的手术时间预测信息，然后从手术信息数据库中获取目标台手术的术前信息和在目标时刻的术中特征信息，并将该术前信息和术中特征信息输入目标术中时长预测模型中以得到目标台手术的预测剩余时长，接着根据该目标时刻和预测剩余时长校正目标台手术的预测结束时刻，最后根据校正结果校正目标台手术之后手术的时刻。该方法通过自动获取模型预测所需的术前信息和术中特征信息，保证了预测结果的准确性，并基于模型预测结果和手术实际持续时间校正预测结束时刻，从而使得手术排程更为可靠。
手术时间校正方法装置电子设备存储介质

[发明专利]一种高电子迁移率晶体管-CN201911125485.6在审
发明人：陈彦兴;许祐铭;王裕齐;杨宗穆;王俞仁 -专利权人：联华电子股份有限公司
申请日： 2019-11-18 - 公布日： 2021-05-18 - 主分类号： H01L29/778 文献下载
摘要：本发明公开一种高电子迁移率晶体管，其包含一缓冲层设于基底上，其中缓冲层包含一第一缓冲层以及一第二缓冲层，第一缓冲层细部包含第一缓冲层的第一层设于基底上以及第一缓冲层的第二层设于第一缓冲层的第一层上，其中第一缓冲层的第一层包含氮化铝镓(AlyGa1‑yN)且第一缓冲层的第二层包含氮化铝镓(AlxGa1‑xN)。第二缓冲层则包含第二缓冲层的第一层设于第一缓冲层上及第二缓冲层的第二层设于第二缓冲层的第一层上，其中第二缓冲层的第一层包含氮化铝镓(AlwGa1‑wN)，第二缓冲层的第二层包含氮化铝镓(AlzGa1‑zN)且xzyw。
一种电子迁移率晶体管

[发明专利]具有应力松弛层的半导体元件-CN201911042514.2在审
发明人： 许祐铭;王裕齐;陈彦兴;杨宗穆;王俞仁 -专利权人：联华电子股份有限公司
申请日： 2019-10-30 - 公布日： 2021-05-04 - 主分类号： H01L29/778 文献下载
摘要：本发明公开一种具有应力松弛层的半导体元件，该半导体元件包含一外延基板，外延基板包含一基底，一应力松弛层覆盖并接触基底，一III‑V族堆叠层覆盖并接触应力松弛层，其中III‑V族堆叠层包含氮化铝或氮化铝镓，或包含氮化铝和氮化铝镓两者，III‑V族堆叠层为多层外延结构。
具有应力松弛半导体元件

[发明专利]高电子迁移率晶体管-CN201910788603.5在审
发明人： 许祐铭;王裕齐;陈彦兴;杨宗穆;王俞仁 -专利权人：联华电子股份有限公司
申请日： 2019-08-26 - 公布日： 2021-03-02 - 主分类号： H01L29/778 文献下载
摘要：本发明公开一种高电子迁移率晶体管，其包含一氮化铝镓层，一氮化镓层设置于氮化铝镓层下方，一氧化锌层设置于氮化镓层下方，一源极电极和一漏极电极设置于氮化铝镓层之上以及一栅极电极设置于氮化铝镓层上并且位于源极电极与漏极电极。
电子迁移率晶体管

[发明专利]结构强化的开窗型半导体封装件-CN02146156.2无效
发明人：蔡宪聪;苏文生;陈坤煌;林进兴;许祐铭;吴文隆 -专利权人：联测科技股份有限公司
申请日： 2002-10-30 - 公布日： 2004-05-05 - 主分类号： H01L23/00 文献下载
摘要：一种结构强化的开窗型(Window－Type)半导体封装件，是在一开设有开孔的基板上接置至少一芯片，使芯片的作用表面覆盖住、并部分外露于开孔中，从而形成在开孔中的焊线电性连接至基板；然后，敷设一不具导电性的材料至芯片上除作用表面外的部位；接着，在基板上形成一上封装胶体以包覆芯片及不具导电性的材料，并形成一下封装胶体，使下封装胶体填充至基板的开孔中且包覆住焊线。使用不具导电性的材料，在形成上封装胶体前包覆芯片，能够避免芯片(尤其在经历较大热应力的角落或边缘部位)在后续制程中，如上封装胶体固化或热循环中，产生裂损，确保半导体封装件的品质及可靠性。
结构强化开窗半导体封装

[发明专利]多芯片半导体封装件及其制法-CN02146155.4无效
发明人：蔡宪聪;苏文生;陈坤煌;林进兴;许祐铭;吴文隆 -专利权人：联测科技股份有限公司
申请日： 2002-10-30 - 公布日： 2004-05-05 - 主分类号： H01L25/00 文献下载
摘要：一种多芯片半导体封装件及其制法，制备一具有一上表面及一下表面的基板，使至少一第一芯片接置在基板的上表面上。然后，敷设一不具导电性的材料至第一芯片及基板的上表面上的预定部位。接着，接置至少一第二芯片在不具导电性的材料上，第二芯片形成至少一不会干扰第一芯片的悬浮部分，其中，不具导电性的材料的面积是至少对应第二芯片的面积，使第二芯片的悬浮部分支撑在不具导电性的材料上。由于第二芯片完全支撑在不具导电性的材料上，能够避免第二芯片产生裂损，确保制成封装产品的结构完整及可靠性。
芯片半导体封装及其制法

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