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[发明专利]半导体器件-CN201910104797.2有效
发明人：江间泰示;安田真;藤田和司 -专利权人：联华电子日本株式会社
申请日： 2016-02-26 - 公布日： 2023-03-28 - 主分类号： H01L27/088 文献下载
摘要：一种半导体器件，包括连接至同一电源的第一晶体管和第二晶体管。第一晶体管和第二晶体管的每一个，在设置在第一导电类型的源极区与漏极区之间的低浓度沟道区下方包括第二导电类型的浓度较高的杂质区。使第一晶体管和第二晶体管之一的栅极绝缘膜的厚度大于另一个的栅极绝缘膜的厚度。根据本公开，可以将晶体管中的截止电流抑制得较低。
半导体器件

[发明专利]半导体器件-CN201610109054.0有效
发明人：江间泰示;安田真;藤田和司 -专利权人：三重富士通半导体股份有限公司
申请日： 2016-02-26 - 公布日： 2019-02-22 - 主分类号： H01L27/088 文献下载
摘要：一种半导体器件，包括连接至同一电源的第一晶体管和第二晶体管。第一晶体管和第二晶体管的每一个，在设置在第一导电类型的源极区与漏极区之间的低浓度沟道区下方包括第二导电类型的浓度较高的杂质区。使第一晶体管和第二晶体管之一的栅极绝缘膜的厚度大于另一个的栅极绝缘膜的厚度。根据本公开，可以将晶体管中的截止电流抑制得较低。
半导体器件

[发明专利]半导体器件-CN201410307590.2有效
发明人：安田真;江间泰示;堀充明;藤田和司 -专利权人：富士通半导体股份有限公司
申请日： 2014-06-30 - 公布日： 2019-01-01 - 主分类号： H01L27/02 文献下载
摘要：一种半导体器件，包括：衬底；在衬底内形成的第一有源区域，并且第一有源区域包括具有第一宽度的第一区域以及具有比第一宽度大的第二宽度的第二区域，并且第一有源区域沿第一方向延伸；在衬底内形成的第二有源区域，平行于第一有源区域的第二区域延伸；以及在衬底内形成的元件隔离绝缘膜，分别隔开第一有源区域和第二有源区域，其中第一有源区域的第二区域或第二有源区域包括在平面视图内沿垂直于第一方向的第二方向凹进的凹进部。本发明能够防止元件隔离绝缘膜内产生空隙。
半导体器件

[发明专利]半导体集成电路器件及其制造方法-CN201710239805.5在审
发明人：江间泰示;藤田和司;鸟居泰伸;堀充明 -专利权人：富士通半导体股份有限公司
申请日： 2013-09-30 - 公布日： 2017-08-18 - 主分类号： H01L27/092 文献下载
摘要：本发明提供一种半导体集成电路器件及其制造方法。因此，本发明的目的是提供一种方法，其中，在半导体集成电路器件中，具有大幅度不同的Ioff水平的多个晶体管被一起嵌入在包括晶体管(每一个晶体管使用非掺杂沟道)的半导体器件中。通过控制有效沟道长度，控制漏电流而不改变包括非掺杂沟道层以及设置在非掺杂沟道层正下方的屏蔽层的晶体管中的杂质浓度分布。
半导体集成电路器件及其制造方法

[发明专利]半导体集成电路器件及其制造方法-CN201310461549.6有效
发明人：江间泰示;藤田和司;鸟居泰伸;堀充明 -专利权人：富士通半导体股份有限公司
申请日： 2013-09-30 - 公布日： 2017-05-10 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种半导体集成电路器件及其制造方法。因此，本发明的目的是提供一种方法，其中，在半导体集成电路器件中，具有大幅度不同的Ioff水平的多个晶体管被一起嵌入在包括晶体管（每一个晶体管使用非掺杂沟道）的半导体器件中。通过控制有效沟道长度，控制漏电流而不改变包括非掺杂沟道层以及设置在非掺杂沟道层正下方的屏蔽层的晶体管中的杂质浓度分布。
半导体集成电路器件及其制造方法

[发明专利]半导体器件-CN201410326526.9有效
发明人：江间泰示;藤田和司;王纯志 -专利权人：富士通半导体股份有限公司
申请日： 2011-08-31 - 公布日： 2017-04-12 - 主分类号： H01L27/092 文献下载
摘要：一种半导体器件，包括半导体衬底，包括第一区域和第二区域；第一杂质层，形成在第一区域的半导体衬底中并且包含第一导电类型的第一杂质；第二杂质层，形成在第二区域的半导体衬底中并且包含第一导电类型的第二杂质或包含第一杂质和第三杂质，第二杂质的扩散常数小于第一杂质的扩散常数，第三杂质抑制第一杂质的扩散；第一外延半导体层，形成在第一杂质层上；第二外延半导体层，形成在第二杂质层上；第一栅极绝缘膜，形成在第一外延半导体层上；第二栅极绝缘膜，比第一栅极绝缘膜薄，形成在第二外延半导体层上；第一栅电极；第二栅电极；第一源极区/漏极区以及第二源极区/漏极区。其能够满足低电压晶体管和高电压晶体管两者的需要，实现高性能及高可靠性。
半导体器件

[发明专利]半导体器件及半导体器件的制造方法-CN201310334571.4有效
发明人： 藤田和司;江间泰示;堀充明;鸟居泰伸 -专利权人：富士通半导体股份有限公司
申请日： 2013-08-02 - 公布日： 2014-02-12 - 主分类号： H01L29/78 文献下载
摘要：根据公开的实施例的一种半导体器件的制造方法，包括：将第一杂质注入到半导体衬底的第一区域中；在所述半导体衬底上形成半导体层；在所述半导体层中和所述半导体衬底中形成沟槽；在所述沟槽中形成隔离绝缘膜；将第二杂质注入到所述半导体层的第二区域中；在所述第一区域中形成第一栅绝缘膜和第一栅电极；在所述第二区域中形成第二栅绝缘膜和第二栅电极；在所述第一栅电极的两侧形成第一源极区和第一漏极区，以及在所述第二栅电极的两侧形成第二源极区和第二漏极区。本发明能够有效地抑制杂质变化和驼峰这两者。
半导体器件制造方法

[发明专利]半导体器件以及半导体器件的制造方法-CN201210048152.X有效
发明人： 藤田和司;江间泰示;小川裕之 -专利权人：富士通半导体股份有限公司
申请日： 2012-02-24 - 公布日： 2012-09-05 - 主分类号： H01L27/092 文献下载
摘要：本发明提供一种半导体器件以及半导体器件的制造方法。该半导体器件包括：第一晶体管，包括：第一导电类型的第一杂质层，形成在半导体衬底的第一区域中；第一外延半导体层，形成在第一杂质层上方；第一栅极绝缘膜，形成在第一外延半导体层上方；及第一栅极电极，形成在第一栅极绝缘膜的上方；以及第二晶体管，包括：第二导电类型的第二杂质层，形成在半导体衬底的第二区域中；第二外延半导体层，形成在第二杂质层上方，且具有与第一外延半导体层不同的厚度；第二栅极绝缘膜，形成在第二外延半导体层上方，且具有与第一栅极绝缘膜相等的膜厚度；及第二栅极电极，形成在第二栅极绝缘膜上方。本发明通过价廉工艺实现高性能和高可靠性的半导体器件。
半导体器件以及制造方法

[发明专利]半导体器件及制造半导体器件的方法-CN201110264514.4有效
发明人：江间泰示;藤田和司;王纯志 -专利权人：富士通半导体股份有限公司
申请日： 2011-08-31 - 公布日： 2012-05-09 - 主分类号： H01L21/8238 文献下载
摘要：半导体器件，包括：第一晶体管，包括：第一杂质层，包含硼或者磷；第一外延层，形成在所述第一杂质层上方；第一栅电极，形成在所述第一外延层上方，具有形成在所述第一栅电极与所述第一外延层之间的第一栅极绝缘膜；以及第一源极区/漏极区；以及第二晶体管，包括：第二杂质层，包含硼和碳，或者砷或者锑；第二外延层，形成在所述第二杂质层上方；第二栅电极，形成在所述第二外延层上方，具有形成在所述第二栅电极与所述第二外延层之间且比所述第一栅极绝缘膜薄的第二栅极绝缘膜；以及第二源极区/漏极区。
半导体器件制造方法

[发明专利]半导体器件及制造半导体器件的方法-CN201110264433.4有效
发明人：江间泰示;藤田和司 -专利权人：富士通半导体股份有限公司
申请日： 2011-08-31 - 公布日： 2012-05-09 - 主分类号： H01L21/336 文献下载
摘要：本发明公开半导体器件及其制造方法。第一晶体管包括：第一导电类型的第一杂质层，形成在半导体衬底的第一区域中；第一外延半导体层，形成在第一杂质层上；第一栅极绝缘膜，形成在第一外延半导体层上；第一栅极电极，形成在第一栅极绝缘膜上；及第二导电类型的第一源极区/漏极区，形成在第一区域内第一外延半导体层和半导体衬底中。第二晶体管包括：第一导电类型的第二杂质层，形成在半导体衬底的第二区域中；第二外延半导体层，形成在第二杂质层上，并比第一外延半导体层薄；第二栅极绝缘膜，形成在第二外延半导体层上；第二栅极电极，形成在第二栅极绝缘膜上；及第二导电类型的第二源极区/漏极区，形成在第二区域内第二外延半导体层和半导体衬底中。
半导体器件制造方法

[发明专利]半导体器件及其制造方法和设计方法-CN200810189535.2有效
发明人：三谷纯一;中井聪;藤田和司 -专利权人：富士通微电子株式会社
申请日： 2008-12-29 - 公布日： 2009-07-01 - 主分类号： H01L27/092 文献下载
摘要：本发明提供一种半导体器件及其制造方法和设计方法。其中该半导体器件具有：第一导电类型的第一和第二有源区，设置于半导体衬底上；第二导电类型的第三和第四有源区，设置于半导体衬底上，第二和第四有源区的尺寸分别大于第一和第三有源区的尺寸；第一导电图案，设置为与第一有源区相邻并且具有第一宽度；第二导电图案，设置为与第二有源区相邻并且具有大于第一宽度的第二宽度；第三导电图案，设置为与第三有源区相邻并且具有第三宽度；以及第四导电图案，设置为与第四有源区相邻并且具有小于第三宽度的第四宽度。本发明通过根据设计SD宽度来校正栅极长度、通过控制在STI结构与有源区之间的高度差来更改栅极长度，从而减小晶体管特性的差异。
半导体器件及其制造方法设计

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