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[发明专利]焊盘结构和电子器件-CN202211625257.7有效
发明人：吕慧瑜;罗杰馨;柴展 -专利权人：上海功成半导体科技有限公司
申请日： 2022-12-16 - 公布日： 2023-10-27 - 主分类号： H01L23/498 文献下载
摘要：本申请的实施例提出了一种焊盘结构和电子器件。焊盘结构包括衬底、第一绝缘膜层、BPSG绝缘膜、阻隔层、金属电极和打线，第一绝缘膜层设置衬底的一侧；BPSG绝缘膜设置在第一绝缘膜层远离衬底的一侧，BPSG绝缘膜上形成有槽结构，槽结构贯穿BPSG绝缘膜；一部分阻隔层设置在BPSG绝缘膜远离衬底的一侧，另外一部分阻隔层设置在槽结构内并与第一绝缘膜层贴合；金属电极设置在阻隔层远离衬底的一侧，打线设置在金属电极远离衬底的一侧。根据本申请实施例中的焊盘结构，其在BPSG绝缘膜上形成多个槽结构，如此，能够减少BPSG绝缘膜与阻隔层的接触面积，并以此减少金属电极从第一绝缘膜层剥离的风险，提高焊盘结构的可靠性。
盘结电子器件

[发明专利]一种SGT功率器件及其制作方法-CN202310973771.8在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-08-03 - 公布日： 2023-10-13 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种SGT功率器件及其制作方法，该器件的沟槽中不仅具有栅极多晶硅与屏蔽栅多晶硅，还具有调节栅多晶硅，其中，调节栅多晶硅位于屏蔽栅多晶硅上方，栅极多晶硅包括中间部及侧翼部，中间部位于调节栅多晶硅与屏蔽栅多晶硅之间，侧翼部位于调节栅多晶硅两侧并与中间部连接。本发明通过灵活应用调节栅多晶硅的电连接方式，可以实现不同性能的器件，其中，当调节栅多晶硅与栅极金属层短接时，器件栅源电容较小，能够快速开关，适合高频应用；当调节栅多晶硅与屏蔽栅多晶硅或源极金属层短接时，器件栅源电容较大，能够减少开关震荡，抗冲击能力强，并能够降低反向传输电容与输入电容的比值，适合应用于电池管理系统以及电机控制等。
一种 sgt 功率器件及其制作方法

[发明专利]一种屏蔽栅沟槽型功率器件及其制作方法-CN202310975942.0在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-08-03 - 公布日： 2023-10-13 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种屏蔽栅沟槽型功率器件及其制作方法，该器件的沟槽中不仅具有栅极多晶硅与屏蔽栅多晶硅，还具有调节栅多晶硅，其中，调节栅多晶硅位于屏蔽栅多晶硅上方，栅极多晶硅包括中间部及侧翼部，中间部位于调节栅多晶硅上方，侧翼部位于调节栅多晶硅两侧并与中间部连接。本发明通过灵活应用调节栅多晶硅，可以实现不同性能的器件，其中，当调节栅多晶硅的电位浮空时，器件栅源电容较小，快速开关，适合高频应用；当调节栅多晶硅与栅极金属层短接时，器件栅源电容中等，器件性能均衡；当调节栅多晶硅与屏蔽栅多晶硅或源极金属层短接时，器件栅源电容较大，能够减少开关震荡，抗冲击能力强，适合应用于电池管理系统以及电机控制等。
一种屏蔽沟槽功率器件及其制作方法

[发明专利]一种多功能SGT功率器件及其制作方法-CN202310976018.4在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-08-03 - 公布日： 2023-10-13 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种多功能SGT功率器件及其制作方法，该器件具有调节焊盘、栅极焊盘与源极焊盘，器件沟槽中具有调节栅多晶硅、栅极多晶硅与屏蔽栅多晶硅，其中，调节栅多晶硅位于屏蔽栅多晶硅上方，栅极多晶硅包括中间部及侧翼部，中间部位于调节栅多晶硅与屏蔽栅多晶硅之间，侧翼部位于调节栅多晶硅两侧并与中间部连接。本发明通过不同的焊线方式，可实现不同性能的器件，其中，当调节焊盘与栅极焊盘通过焊线短接时，器件栅源电容较小，能够快速开关，适合高频应用；当调节焊盘与源极焊盘通过焊线短接时，器件栅源电容较大，能够减少开关震荡，抗冲击能力强，并能够降低反向传输电容与输入电容的比值，适合应用于电池管理系统以及电机控制等。
一种多功能 sgt 功率器件及其制作方法

[发明专利]一种屏蔽栅MOSFET功率器件及其制作方法-CN202310808700.2在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-07-03 - 公布日： 2023-10-10 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种屏蔽栅MOSFET功率器件及其制作方法，该功率器件包括衬底、至少一元胞单元及金属层，元胞单元位于衬底中且包括第一元胞及第二元胞，第一元胞中具有栅多晶硅层及第一屏蔽栅多晶硅层，第二元胞中具有第二屏蔽栅多晶硅层，第二屏蔽栅多晶硅层的上表面低于衬底的上表面；金属层位于衬底上方且包括源极金属及栅极金属，源极金属与第一屏蔽栅多晶硅层电连接及第二屏蔽栅多晶硅层电连接，栅极金属与栅多晶硅层电连接。该功率器件与一般的功率器件相比FOM值得到有效降低，并且不会增加源漏之间的漏电通道和寄生电容，能够有效避免发生Idss漏电问题，降低源漏寄生电容，且整体结构简单易实现，保证器件结构一致性和性能稳定性。
一种屏蔽 mosfet 功率器件及其制作方法

[发明专利]一种屏蔽栅功率器件及其制备方法-CN202310877511.0在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-07-17 - 公布日： 2023-10-10 - 主分类号： H01L21/28 文献下载
摘要：本发明涉及半导体集成电路制造领域，特别涉及一种屏蔽栅功率器件结构及制造方法，制造方法包括：提供半导体层；于所述半导体层上形成沟槽；于半导体层表面形成场氧化层；刻蚀部分所述场氧化层，使场氧化层的高度低于沟槽顶面高度，以形成屏蔽栅介质层；于屏蔽栅介质层上方形成第一栅极结构；于沟槽内形成屏蔽栅极结构；部分刻蚀屏蔽栅极结构，以在屏蔽栅极结构上形成刻蚀区域；于所述屏蔽栅极结构上的刻蚀区域上形成第二栅极结构；其中，至少部分屏蔽栅极结构位于所述第一栅极结构和所述第二栅极结构之间；本发明通过提高两极间电容来提高器件输入电容，减缓器件的开关速度，避免器件关断过快导致的电压波动，提高电路的稳定及可靠性。
一种屏蔽功率器件及其制备方法

[发明专利]一种屏蔽栅功率器件制备方法以及屏蔽栅功率器件-CN202310877606.2在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-07-17 - 公布日： 2023-10-10 - 主分类号： H01L21/28 文献下载
摘要：本发明提供了一种屏蔽栅功率器件及制备方法，该屏蔽栅功率器件的制备方法，包括：提供半导体层；于所述半导体层内形成沟槽；于所述沟槽内形成屏蔽栅极，其中所述屏蔽栅极的上表面低于所述沟槽的顶面，所述屏蔽栅极接近所述栅极一侧的部分材料被去处以形成至少一个凹槽；于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极的上方。本发明的屏蔽栅功率器件的制备方法，通过在屏蔽栅极结构上设置至少一个凹槽，减小了栅极和屏蔽栅极间的相对面积，从而减小极板间电容Cgs，输入电容减小，开关速度加快，损耗降低。
一种屏蔽功率器件制备方法以及

[发明专利]一种引线框架及包含其的封装结构-CN202310877267.8在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-07-17 - 公布日： 2023-10-10 - 主分类号： H01L23/495 文献下载
摘要：本发明提供一种引线框架及封装结构，该引线框架，包括框架主体及引脚部，所述框架主体架设在基岛上方，且包围在芯片周侧，至少部分所述框架主体的投影与所述基岛重合，所述引脚部从所述框架主体向所述基岛一侧延伸超出所述基岛。本申请将引线框架延伸到基岛上方，延长了引线框架，该延长的引脚框架可以大大拓展引线数量，也就是说可以在芯片上大大增加引线数量，由此降低芯片的导通内阻。
一种引线框架包含封装结构

[发明专利]一种屏蔽栅功率器件制备方法以及屏蔽栅功率器件-CN202310877317.2在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-07-17 - 公布日： 2023-10-10 - 主分类号： H01L21/28 文献下载
摘要：本发明提供一种屏蔽栅功率器件的制备方法以及屏蔽栅功率器件，该方法包括：提供半导体层；于所述半导体层内形成沟槽；于所述沟槽内同时形成屏蔽栅极和栅极，其中所述屏蔽栅极与所述栅极一体成型，所述栅极位于所述屏蔽栅极的上方。本发明的屏蔽栅功率器件的制备方法，通过改变制备工艺流程，可同时形成栅极和屏蔽栅，大大简化工艺流程，并且增加Crss米勒电容，降低开关震荡，抗冲击能力强，适合热插拔应用。
一种屏蔽功率器件制备方法以及

[发明专利]一种堆叠式功率器件及封装方法-CN202310877559.1在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-07-17 - 公布日： 2023-10-10 - 主分类号： H01L21/48 文献下载
摘要：本发明涉及半导体集成电路制造领域，特别涉及一种堆叠式功率器件及封装方法，将焊盘呈轴对称分布的两个完全相同的芯片进行正面的面对面垂向叠合，利用铜片将焊盘引导至引脚框架上进行电性连接，本发明相比于现有技术，利用了焊盘轴对称的图形特性，采用堆叠式的封装方式，把芯片进行正面的垂向叠合，在前一层芯片封装的基础上进行下一层芯片的堆叠封装，在空间上节约了尺寸，有利于芯片产品的小型化，具有显著的有益效果。
一种堆叠功率器件封装方法

[发明专利]一种耐压功率器件及其制造方法-CN202310879519.0在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-07-17 - 公布日： 2023-10-10 - 主分类号： H01L21/28 文献下载
摘要：本发明涉及半导体器件制造领域，特别涉及一种耐压功率器件及其制造方法，方法包括下列步骤：提供半导体层；于所述半导体层上形成沟槽；测量所述沟槽深度；于半导体层上表面及沟槽侧壁上形成场氧化层；于沟槽内形成屏蔽栅极结构；进行热处理制程；刻蚀部分场氧化层，至其上表面的高度低于屏蔽栅极结构的上表面的高度；在屏蔽栅极结构上方生成栅源介质层；至少在半导体层的上表面及裸露的沟槽侧壁上生成栅极氧化层；在栅源介质层上方生成栅极结构。本发明相比于现有技术，能够将扩散分区分界线保持在接近沟槽底部位置，保持电场分布平衡，具有显著的有益效果。
一种耐压功率器件及其制造方法

[发明专利]一种屏蔽栅功率器件及其制备方法-CN202310878951.8在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-07-17 - 公布日： 2023-10-10 - 主分类号： H01L29/423 文献下载
摘要：本发明提供了一种屏蔽栅功率器件及制备方法，该屏蔽栅功率器件包括：半导体层20；沟槽21，位于所属半导体层20内；屏蔽栅极23，位于所述沟槽21内，所述屏蔽栅极23的上表面低于所述沟槽21的顶面；栅极25，位于所述沟槽21内，且位于所述屏蔽栅极23的上方，与所述屏蔽栅极23具有间距；所述栅极25包括至少2个水平方向设置的子栅极251。本发明的屏蔽栅功率器件，通过将栅极25的结构改进为包含至少2个水平方向间隔设置的子栅极251，减小了栅极25和屏蔽栅极23间的相对面积，从而减小极板间电容Cgs，输入电容减小，开关速度加快，损耗降低。
一种屏蔽功率器件及其制备方法

[发明专利]一种功率器件及其制造方法-CN202310879480.2在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-07-17 - 公布日： 2023-10-10 - 主分类号： H01L21/28 文献下载
摘要：本发明涉及半导体器件制造领域，特别涉及一种功率器件及其制造方法，包括：提供半导体层；于所述半导体层上形成多个沟槽；提供第一光罩，使用第一光罩对半导体层进行第一次光刻；对非光罩图案区沟槽的底部进行终端离子注入；于半导体层表面及沟槽内壁形成场氧化层；于沟槽内形成屏蔽栅极结构，所述屏蔽栅极结构的顶面与半导体层上表面齐平；刻蚀图案区沟槽内的屏蔽栅结构；在图案区沟槽内的屏蔽栅结构上方形成介质氧化层，部分刻蚀介质氧化层，以在介质氧化层上形成栅氧化层沟槽；在栅氧化层沟槽中形成栅极结构。本发明相比于现有技术，使用一个光罩即可完成对终端区的离子注入和对屏蔽栅区域的限定，节约了光罩成本，具有显著的有益效果。
一种功率器件及其制造方法

[发明专利]一种屏蔽栅沟槽MOS结构及其制备方法-CN202310991204.5在审
发明人：高学;罗杰馨;柴展 -专利权人：上海功成半导体科技有限公司
申请日： 2023-08-08 - 公布日： 2023-10-03 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种屏蔽栅沟槽MOS结构及其制备方法，该屏蔽栅沟槽MOS结构包括半导体层、屏蔽栅层、隔离层、栅介质层、栅导电层、顶层导电层、体区、源区、各电极及第一、二介电层，其中，半导体层包括多个第一沟槽；屏蔽栅层填充第一沟槽，第一介电层位于第一沟槽的内壁和底面，隔离层覆盖屏蔽栅层显露表面；栅介质层覆盖第一沟槽显露内壁；栅导电层覆盖第一沟槽内壁上的栅介质层显露表面，两个栅导电层之间的间隙作为第二沟槽；第二介电层覆盖第二沟槽内壁，顶层导电层填充第二沟槽；体区位于半导体层上表层，源区位于体区上表层；各电极与器件对应部分电连接。本发明通过顶层导电层的设置，使器件可以应用多种电路中，提升了器件的应用范围。
一种屏蔽沟槽 mos 结构及其制备方法

[发明专利]超结器件终端结构及其制备方法-CN202211370568.3有效
发明人：柴展;栗终盛;罗杰馨;徐大朋 -专利权人：上海功成半导体科技有限公司
申请日： 2022-11-03 - 公布日： 2023-09-15 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种超结器件终端结构及其制备方法，终端结构包括：半导体衬底；外延层，位于半导体衬底的表面，外延层包括若干个交替排列的n型柱及p型柱；厚氧化层，覆盖于外延层表面，在每相邻两个p型柱之间对应位置的厚氧化层上设置有贯穿槽；栅氧化层，位于外延层表面；多晶硅栅，位于贯穿槽内。本发明在基本保持源漏击穿电压与导通电阻不变的前提下，在超结器件终端区增加多晶硅栅结构，通过调整多晶硅栅在所述超结器件终端区的面积，可以在较低的源漏偏压下引入更多缓变的栅漏电容，使得超结器件的栅漏电容曲线突变区变缓，进而改善超结器件的电磁干扰性能；本发明的制备方法过程简单，成本较低，适于大规模制造，有利于本发明推广。
器件终端结构及其制备方法

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