|
|
钻瓜专利网为您找到相关结果 66个，建议您 升级VIP下载更多相关专利
- [发明专利]时钟校正装置及时钟校正方法-CN201710148735.2有效
-
安达信吾
-
株式会社巨晶片
-
2017-03-14
-
2023-07-04
-
H03L7/08
- 本发明提供的时钟校正装置并行或并列地进行输入时钟的偏斜调整和占空比校正。该时钟校正装置具备：校正电路，其通过模拟控制来进行输入时钟的偏斜调整，并且接收占空比控制信号，通过数字控制来进行所述输入时钟的占空比校正，所述模拟控制使用基于输出时钟与参考时钟之间的相位差的偏斜调整信号；偏斜检测电路，其接收所述输出时钟和所述参考时钟，并在仅所述参考时钟处于预定的状态时，输出成为所述预定的状态的检测信号；积分电路，其对所述检测信号进行积分而生成第一电压信号；以及比较器，其通过对所述第一电压信号和第一参考信号进行比较来生成所述偏斜调整信号。
- 时钟校正装置方法
- [发明专利]保护电路-CN202211047788.2在审
-
山田悠太;池田卓史
-
株式会社巨晶片
-
2022-08-30
-
2023-03-07
-
G05F1/571
- 本发明提供动作精度高且防止向被保护电路的过电压的保护电路。本发明是保护与外部输出端子连接的被保护电路免受过电压影响的保护电路，具备：电流路径部，与所述外部输出端子连接，包含至少一个第一元件；基准电压生成部，生成并输出基准电压；放大电路，基于第一输入电压与第二输入电压之差输出目标电压。所述放大电路将所述基准电压设为所述第一输入电压，将基于所述目标电压的反馈电压设为第二输入电压进行动作，向所述电流路径部输出所述目标电压。所述基准电压生成部包含具有与所述电流路径部的所述至少一个第一元件的动作特性对应的动作特性的至少一个第二元件，基于由所述至少一个第二元件引起的电压降生成所述基准电压。
- 保护电路
- [发明专利]通信终端装置、信息通信系统、记录介质及信息通信方法-CN201810325890.1有效
-
泽悠太
-
株式会社巨晶片
-
2018-04-12
-
2022-06-10
-
H04W8/24
- 提供一种通信终端装置、信息通信系统、记录介质及信息通信方法。在经由网络在与其他通信终端装置之间进行数据通信的通信终端装置中，定义作为主设备工作的主设备工作模式以及作为从属设备工作的从属设备工作模式，且设置：存储装置，存储成为判定本机作为主设备的优先级的基准的判定基准信息；主设备监视部，监视其他通信终端装置是否为主设备；通信控制部，获取由主设备监视部检测为主设备的其他通信终端装置中的判定基准信息；切换部，当本机在主设备工作模式下工作时，在主设备监视部检测出存在除本机以外的主设备的情况下，基于本机的判定基准信息和除本机以外的主设备的判定基准信息将本机的主设备工作模式切换为从属设备工作模式。
- 通信终端装置信息系统记录介质方法
- [发明专利]频率校正电路及频率校正方法-CN201611121749.7有效
-
坪田英俊;佐藤秀幸
-
株式会社巨晶片
-
2016-12-08
-
2022-01-11
-
H03L7/099
- 本发明提供一种频率校正电路和频率校正方法，在本发明的频率校正电路中，第1时钟信号为从第1振荡器输入的第1频率精度的时钟信号，第2时钟信号为从第2振荡器输入的比第1频率精度低的第2频率精度的时钟信号，数字PLL电路重复进行输出与第1时钟信号和第2时钟信号之间的时差对应的数字控制信号，将第2振荡器用作数字控制振荡器，并根据数字控制信号使离散型电容组的电容值变化，根据离散型电容组的电容值使第2时钟信号的振荡频率变化的校正动作，由此使第2时钟信号的相位校正为第1时钟信号的相位。
- 频率校正电路方法
- [发明专利]时钟同步方法-CN201610086604.1有效
-
吉木保
-
株式会社巨晶片
-
2016-02-16
-
2020-11-27
-
H03L7/10
- 本发明提供一种时钟同步方法。在本发明的时钟同步方法中，在下位层模块的分频时钟的时钟树的起点配置第1同步FF，并获取从基准时钟和分频时钟的分支点至第1同步FF为止的基准时钟的延迟时间的最大值。将第2同步FF之间的基准时钟的延迟时间的最大值确定为不到基准时钟的半个周期的时间。根据分频时钟的延迟时间的最大值以及第2同步FF之间的基准时钟的延迟时间的最大值确定第2同步FF的级数。将从分支点开始的延迟时间的目标值确定为第2同步FF之间的基准时钟的延迟时间的最大值以下的延迟时间，并在延迟时间成为延迟时间的目标值的位置配置第2同步FF及锁存器。
- 时钟同步方法
- [发明专利]时钟生成电路-CN201510431303.3有效
-
坪田英俊
-
株式会社巨晶片
-
2015-07-21
-
2020-04-24
-
H03L7/099
- 本发明提供的时钟生成电路能够以低功耗、高精度降低控制电路对时钟的振荡频率带来的影响，并且能够调整时钟的相位。本发明的时钟生成电路具备包含环状连接多个差分反相电路的环形振荡器的电压控制振荡电路，和将该多个差分反相电路中属于第一组的差分反相电路以外的属于第二组的差分反相电路的输出在预定期间控制为第一状态或第二状态的相位控制电路，其中，属于该第二组的差分反相电路在该第一状态下分别从第一差分输出端输出第一逻辑信号、从第二差分输出端输出第二逻辑信号，属于该第二组的差分反相电路在该第二状态下分别从该第一差分输出端输出该第二逻辑信号、从该第二差分输出端输出该第一逻辑信号。
- 时钟生成电路
- [发明专利]解码器电路以及解码器电路的设计方法-CN201910723764.6在审
-
原田真吾
-
株式会社巨晶片
-
2019-08-06
-
2020-02-28
-
H03M7/30
- 本发明提供一种解码器电路以及解码器电路的设计方法，所述解码器电路配备非常简洁、且基础的电路，仅通过组合基础的电路就能够与不同位数的二进制输入对应。n位解码器电路具备：根据选择信号S<1:0>的设定，作为输出信号OA输出‘0’或是输出‘1’或者输出输入信号IA的2n个基本电路、以及(n‑1)位解码器电路。(n‑1)位解码器电路在n≥3的情况下，具备2(n‑1)个基本电路和(n‑2)位解码器电路，在n＝2的情况下，具备1位解码器电路。作为温度计输出THM(1)<1:0>，1位解码器电路在二进制输入BIN<0>＝‘0’的情况下输出‘00’，在二进制输入BIN<0>＝‘1’的情况下输出‘01’。
- 解码器电路以及设计方法
- [发明专利]半导体集成电路的试验电路及使用其的试验方法-CN201610176904.9有效
-
中村博幸
-
株式会社巨晶片
-
2016-03-25
-
2020-02-18
-
G01R31/28
- 本发明提供半导体集成电路的试验电路及使用其的试验方法。可检测从前级的逻辑电路中的最后级的组合电路到存储电路的路径、从存储电路到后级的组合电路的路径的延迟故障。试验电路用于检测具备包含多个时序电路的输出控制电路、与其后级连接的组合电路和与其后级连接的存储电路、从存储电路后级的组合电路的半导体集成电路的延迟故障，将多个时序电路中的第一时序电路的输出的预定的处理的结果输入到第一时序电路，以时钟的预定的交替，根据预定处理的结果，经由组合电路使预定的数据存储于存储电路，预定的时钟在预定的交替后进行奇数次交替后的接下来的交替中，从存储电路中读取数据，将数据与第一状态比较，基于比较结果进行延迟故障的检测。
- 半导体集成电路试验电路使用方法
- [发明专利]半导体装置及读取指令的控制方法-CN201510121696.8有效
-
草野隆夫
-
株式会社巨晶片
-
2015-03-19
-
2019-06-07
-
G06F3/06
- 本发明提供半导体装置及读取指令的控制方法。改善在包括储存了指令组的闪存器的系统级封装型半导体装置中的指令的读取速度。所述半导体装置具备：CPU；第一闪存器，存储通过上述CPU而执行的第一指令组；第二闪存器，存储根据在上述第一指令组中包含的预定的控制指令而执行的第二指令组，在利用上述CPU执行指令之前，判断从上述第一闪存器读取的指令是否为分支指令，并在判断为是该分支指令的情况下，指示为使上述第二闪存器利用该分支指令所示的分支目标地址值而进行读取动作，在按照该指示而使上述第二闪存器处于能够进行读取动作的状态的期间，在上述CPU的程序计数器的值与上述分支目标地址值一致的情况下，开始从上述第二闪存器读取上述第二指令组。
- 半导体装置读取指令控制方法
- [发明专利]颜色信号处理装置及颜色信号处理方法-CN201510885814.2有效
-
落合和德
-
株式会社巨晶片
-
2015-12-04
-
2019-05-03
-
H04N1/60
- 本发明提供颜色信号处理装置及颜色信号处理方法，本发明的颜色信号处理装置具备：矩阵系数存储部，存储与预定的多个评价值中的每一个对应的第一矩阵系数和预定的补偿值；评价值计算部，基于包括多个颜色成分信号的第一颜色信号中的各个颜色成分信号计算出预定的评价值；矩阵系数插值运算部，基于由该评价值计算部计算出的该预定的评价值和该第一矩阵系数生成第二矩阵系数；矩阵运算部，将该第二矩阵系数与该第一颜色信号的各个颜色成分信号相乘，生成包括多个颜色成分信号的第二颜色信号；补偿运算部，将该预定的补偿值与该第二颜色信号相加。根据本发明能够通过小容量的存储器，以小的芯片面积且低消耗电力的电路构成对每个亮度校正色相失真。
- 颜色信号处理装置方法
- [发明专利]半导体装置及半导体装置的设计方法-CN201510141052.5有效
-
茂木大树
-
株式会社巨晶片
-
2015-03-27
-
2018-12-14
-
H01L27/02
- 本发明提供一种通过有效地消除信号布线的拥挤来缩小芯片面积并减少布线层数的半导体装置及半导体装置的设计方法。所述设计方法包括如下步骤：基于使用虚拟模型的半导体装置的操作的仿真，计算半导体装置中的宏单元部的消耗电流；基于宏单元部的消耗电流和连接半导体装置的电源层和宏单元部的每个通孔的容许电流，在宏单元部的一侧端部的至少一个端部的上面定义由第一形状和第一大小组成的第一区域；基于第一区域，在宏单元部的上面定义由第二形状和第二大小组成的第二区域；基于第二区域，确定半导体装置中的宏单元部和电源层的配置；基于宏单元部和电源层的配置，确定第二区域中的通孔的配置。
- 半导体装置设计方法
|
