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[发明专利]一种具有高抗电磁脉冲干扰能力的BGA芯片封装结构-CN202010549015.9有效
发明人： 李妤晨 -专利权人：西安科技大学
申请日： 2020-06-16 - 公布日： 2022-06-10 - 主分类号： H01L23/552 文献下载
摘要：本发明涉及一种具有高抗电磁脉冲干扰能力的BGA芯片封装结构，包括：裸芯片和封装件，其中，裸芯片包括裸芯片主体，裸芯片主体上设置有屏蔽结构以及若干第一引脚，若干第一引脚均与屏蔽结构连接；封装件包括基板、第一焊盘以及若干第一焊球，第一焊盘设置在基板上，裸芯片主体安装在基板上，若干第一焊球设置在基板的底部，且通过贯通基板的若干通孔与第一焊盘形成电气连接；第一引脚通过第一键合线与第一焊盘连接。本发明的BGA芯片封装结构，在裸芯片主体的上表面形成屏蔽结构，通过键合线将连接屏蔽结构的第一引脚与第一焊盘键合连接，形成了包裹裸芯片主体的屏蔽壳，无需开发专用的屏蔽壳体，就可以实现抗电磁脉冲干扰。
一种具有电磁脉冲干扰能力 bga 芯片封装结构

[发明专利]一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构-CN202010549022.9有效
发明人： 李妤晨 -专利权人：西安科技大学
申请日： 2020-06-16 - 公布日： 2022-06-10 - 主分类号： H01L23/552 文献下载
摘要：本发明涉及一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构，包括：裸芯片和封装件，其中，所述裸芯片包括裸芯片主体，所述裸芯片主体上设置有屏蔽结构以及若干第一引脚，若干第一引脚均与屏蔽结构连接；所述封装件包括引线框架主体和第一焊盘、所述裸芯片主体安装在所述引线框架主体上，所述第一焊盘与所述引线框架主体连接；所述第一引脚通过第一键合线与所述第一焊盘连接。本发明的四方扁平芯片封装结构，在裸芯片主体的上表面形成屏蔽结构，通过键合线将连接屏蔽结构的第一引脚与第一焊盘键合连接，形成了包裹裸芯片主体的屏蔽壳，无需开发专用的屏蔽壳体，就可以实现抗电磁脉冲干扰。
一种具有电磁脉冲干扰能力四方扁平芯片封装结构

[发明专利]制作偶极子天线的异质Ge基等离子pin二极管的制备方法-CN201611187745.9有效
发明人： 李妤晨;岳改丽;刘树林;童军 -专利权人：西安科技大学
申请日： 2016-12-20 - 公布日： 2020-10-09 - 主分类号： H01L21/329 文献下载
摘要：本发明涉及一种制作偶极子天线的异质Ge基等离子pin二极管的制备方法，所述偶极子天线的Ge基等离子pin二极管天线臂由多个Ge基等离子pin二极管依次首尾相连构成等离子pin二极管串，所述Ge基等离子pin二极管的制备方法包括：选取GeOI衬底并设置隔离区；刻蚀所述GeOI衬底形成P型沟槽和N型沟槽，氧化所述P型沟槽和所述N型沟槽以形成氧化层；填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述GeOI衬底的顶层Ge内形成P型有源区和N型有源区；在所述GeOI衬底上生成二氧化硅；利用退火工艺激活有源区中的杂质；在所述P型接触区和所述N型接触区光刻引线孔以形成引线；钝化处理并光刻PAD以形成所述Ge基等离子pin二极管。
制作偶极子天线 ge 等离子 pin 二极管制备方法

[发明专利]应用于套筒天线的异质Ge基等离子pin二极管的制备方法-CN201611188529.6有效
发明人： 李妤晨 -专利权人：西安科技大学
申请日： 2016-12-20 - 公布日： 2020-08-28 - 主分类号： H01L21/329 文献下载
摘要：本发明涉及一种应用于套筒天线的异质Ge基等离子pin二极管的制备方法，该制备方法包括：选取某一晶向的GeOI衬底，并在GeOI衬底内设置隔离区；刻蚀GeOI衬底形成P型沟槽和N型沟槽，P型沟槽和N型沟槽的深度小于GeOI衬底的顶层Ge的厚度；填充P型沟槽和N型沟槽，并采用离子注入在GeOI衬底的顶层Ge内形成P型有源区和N型有源区；在GeOI衬底上形成引线，以完成异质Ge基等离子pin二极管的制备。本发明实施例利用深槽隔离技术及离子注入工艺能够制备并提供适用于形成固态等离子天线的高性能Ge基等离子pin二极管。
应用于套筒天线 ge 等离子 pin 二极管制备方法

[发明专利]可重构多层全息天线中的异质Ge基pin二极管串制备方法-CN201611187935.0有效
发明人： 李妤晨 -专利权人：西安科技大学
申请日： 2016-12-20 - 公布日： 2019-12-03 - 主分类号： H01L21/329 文献下载
摘要：本发明涉及一种可重构多层全息天线中的异质Ge基pin二极管串制备方法，该制备方法包括：选取某一晶向的GeOI衬底，并在GeOI衬底内设置隔离区；刻蚀GeOI衬底形成P型沟槽和N型沟槽，P型沟槽和N型沟槽的深度小于GeOI衬底的顶层Ge的厚度；填充P型沟槽和N型沟槽，并采用离子注入在GeOI衬底的顶层Ge内形成P型有源区和N型有源区；在GeOI衬底上形成引线，以完成异质Ge基等离子pin二极管的制备。本发明实施例利用深槽隔离技术及离子注入工艺能够制备并提供适用于形成固态等离子天线的高性能Ge基等离子pin二极管。
可重构多层全息天线中的 ge pin 二极管制备方法

[发明专利]具有突变隧穿结的绝缘层上张应变锗TFET及制备方法-CN201510555813.1有效
发明人： 李妤晨;张超;张岩;徐大庆;秦学斌 -专利权人：西安科技大学
申请日： 2015-09-02 - 公布日： 2018-09-14 - 主分类号： H01L29/739 文献下载
摘要：本发明涉及一种具有突变隧穿结的绝缘层上张应变锗TFET及制备方法，该制备方法包括：制备绝缘层上张应变锗衬底；采用刻蚀工艺形成浅沟槽隔离；在衬底上表面采用光刻工艺形成漏区图形并采用带胶离子注入工艺在衬底上形成漏区；在衬底上采用干法刻蚀工艺形成源区沟槽；在源区沟槽内淀积锗材料，并同时进行原位掺杂形成源区；在衬底上表面形成栅界面层、栅介质层和前栅极层，采用干法刻蚀工艺形成前栅；在衬底下表面生长背栅极层，采用干法刻蚀工艺形成背栅；光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅和背栅的金属引线，最终形成具有突变隧穿结的绝缘层上张应变锗TFET。
具有突变隧穿结绝缘层上张应变 tfet 制备方法

[发明专利]基于MOS管的TSV转接板及其制备方法-CN201711351031.1在审
发明人： 李妤晨;刘树林;张超;岳改丽;童军;徐大庆;张岩;杨波;刘宁庄 -专利权人：西安科技大学
申请日： 2017-12-15 - 公布日： 2018-07-24 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及一种基于MOS管的TSV转接板及其制备方法，该方法包括：选取Si衬底；在所述Si衬底上制备栅极区、源区和漏区形成MOS管器件区；利用刻蚀工艺，在所述MOS管器件区两侧依次制备隔离沟槽和TSV；对所述隔离沟槽进行填充形成隔离区；在所述TSV进行填充形成TSV区；在所述Si衬底上表面制备所述TSV区的第一端面与所述MOS管器件区的铜互连线；在所述TSV区的第二端面制备铜凸点以完成所述TSV转接板的制备。本发明提供的TSV转接板通过在TSV转接板上加工MOS管作为ESD防护器件，解决了基于TSV工艺的集成电路系统级封装抗静电能力弱的问题，增强了集成电路系统级封装的抗静电能力。
制备集成电路系统抗静电能力隔离沟槽衬底封装填充衬底上表面刻蚀工艺铜互连线隔离区栅极区漏区凸点源区加工

[发明专利]集成电路转接板及其制备方法-CN201711351066.5在审
发明人： 李妤晨 -专利权人：西安科技大学
申请日： 2017-12-15 - 公布日： 2018-07-24 - 主分类号： H01L23/60 文献下载
摘要：本发明涉及一种集成电路转接板及其制备方法，该制备方法包括：选取硅基衬底；在硅基衬底上制作TSV孔、隔离沟槽及器件沟槽，其中，隔离沟槽位于TSV孔与器件沟槽之间；利用二氧化硅材料填充隔离沟槽；利用多晶硅材料填充TSV孔，并引入掺杂气体对多晶硅材料进行原位掺杂；在器件沟槽中制作二极管；在多晶硅材料上表面及二极管的阳极表面制作金属互连线以使多晶硅材料与二极管相连接；去除硅基衬底底部部分材料，使硅基衬底底部露出TSV孔与隔离沟槽；在多晶硅材料与N型区域底部制作铜凸点。本发明提供的集成电路转接板，通过在TSV转接板上加工ESD防护二极管，增强了层叠封装芯片的抗静电能力。
多晶硅材料二极管硅基衬隔离沟槽器件沟槽转接板制备集成电路制作二氧化硅材料填充隔离沟槽金属互连线抗静电能力层叠封装掺杂气体阳极表面原位掺杂上表面凸点去除填充芯片引入加工

[发明专利]基于BJT的集成电路抗静电转接板及其制备方法-CN201711352302.5在审
发明人： 李妤晨 -专利权人：西安科技大学
申请日： 2017-12-15 - 公布日： 2018-07-24 - 主分类号： H01L23/60 文献下载
摘要：本发明涉及一种基于BJT的集成电路抗静电转接板及其制备方法，该制备方法包括：(a)选取硅基衬底；(b)在所述硅基衬底中第一指定区域与第二指定区域分别制作TSV孔与隔离沟槽；(c)分别对所述隔离沟槽与所述TSV孔进行填充；(d)在所述硅基衬底中第三指定区域制作BJT；(e)去除所述硅基衬底底部部分材料，以在所述硅基衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；(f)在所述TSV孔与所述BJT表面制作金属互连线以使所述TSV孔与所述BJT相连接。本发明提供的基于BJT的集成电路抗静电转接板，通过在TSV转接板上加工BJT作为ESD防护器件，增强了层叠封装芯片的抗静电能力。
硅基衬隔离沟槽抗静电转接板制备集成电路制作金属互连线抗静电能力层叠封装去除填充芯片加工

[发明专利]基于SCR管的TSV转接板及其制备方法-CN201711349015.9在审
发明人： 李妤晨 -专利权人：西安科技大学
申请日： 2017-12-15 - 公布日： 2018-07-24 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及一种基于SCR管的TSV转接板及其制备方法，该方法包括：选取衬底材料；在所述衬底材料内制备SCR管；刻蚀所述衬底材料在所述SCR管两侧形成隔离沟槽以形成器件区；刻蚀所述衬底材料在所述器件区两侧形成TSV；填充所述隔离沟槽和所述TSV形成隔离区和TSV区；制备所述TSV区的第一端面和所述SCR管的互连线；在所述TSV区的第二端面制备金属凸点。本发明提供的TSV转接板通过在TSV转接板上加工ESD防护器件SCR管，增强了层叠封装芯片的抗静电能力。
制备衬底材料隔离沟槽器件区刻蚀抗静电能力层叠封装金属凸点隔离区互连线填充芯片加工

[发明专利]用于系统级封装的防静电装置及其制备方法-CN201711351048.7在审
发明人： 李妤晨;岳改丽;童军;刘树林;张超;徐大庆;张岩;刘宁庄;杨波 -专利权人：西安科技大学
申请日： 2017-12-15 - 公布日： 2018-06-05 - 主分类号： H01L21/762 文献下载
摘要：本发明涉及一种用于系统级封装的防静电装置及其制备方法，该方法包括：选取Si衬底；在所述Si衬底内制备至少三个二极管；刻蚀所述Si衬底分别在所述二极管两侧形成隔离沟槽和TSV；分别填充所述隔离沟槽和所述TSV形成隔离区和TSV区；在所述Si衬底上表面制备所述TSV区的第一端面与所述二极管的互连线；在所述TSV区的第二端面制备金属凸点以完成所述TSV转接板的制备。本发明提供的防静电装置通过在TSV转接板上加工二极管作为ESD防护器件，解决了基于TSV工艺的集成电路系统级封装抗静电能力弱的问题，增强了集成电路系统级封装的抗静电能力力。
制备二极管防静电装置衬底集成电路系统抗静电能力系统级封装隔离沟槽封装衬底上表面金属凸点隔离区互连线刻蚀填充加工

[发明专利]具有突变隧穿结的FD‑GOI隧穿场效应晶体管及制备方法-CN201510555925.7有效
发明人： 李妤晨;徐大庆;张岩;秦学斌 -专利权人：西安科技大学
申请日： 2015-09-02 - 公布日： 2018-02-16 - 主分类号： H01L21/331 文献下载
摘要：本发明涉及一种具有突变隧穿结的FD‑GOI隧穿场效应晶体管及制备方法，该制备方法包括选取FD‑GOI衬底；采用刻蚀工艺形成浅沟槽隔离；在FD‑GOI衬底上光刻形成漏区图形，采用带胶离子注入工艺形成漏区；步骤(d)、在FD‑GOI衬底上光刻形成源区图形，采用干法刻蚀工艺形成源区沟槽；步骤(e)、在源区沟槽内淀积锗材料，并同时进行原位掺杂，形成掺杂浓度高于漏区的源区；步骤(f)、在FD‑GOI衬底的顶层锗表面形成栅界面层、栅介质层和前栅极层，刻蚀形成前栅；在FD‑GOI衬底的底层硅表面形成背栅极层，刻蚀形成背栅；步骤(g)、光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅、背栅的金属引线，最终形成具有突变隧穿结的FD‑GOI隧穿场效应晶体管。
具有突变隧穿结 fd goi 场效应晶体管制备方法

[发明专利]具有突变隧穿结的PNIN/NPIP型绝缘层上张应变锗TFET及制备方法-CN201510555923.8有效
发明人： 李妤晨 -专利权人：西安科技大学
申请日： 2015-09-02 - 公布日： 2018-01-05 - 主分类号： H01L21/335 文献下载
摘要：本发明涉及一种具有突变隧穿结的PNIN/NPIP型绝缘层上张应变锗TFET及制备方法，该制备方法包括制备绝缘层上张应变锗衬底；采用刻蚀工艺形成浅沟槽隔离；在衬底上表面采用光刻工艺形成漏区图形并采用带胶离子注入工艺形成漏区；在衬底上采用刻蚀工艺形成源区沟槽；采用倾斜离子注入工艺向源区沟槽靠近沟道区的侧壁注入离子形成薄层掺杂区；在源区沟槽内淀积锗材料并进行原位掺杂形成源区；在衬底上表面依次形成栅界面层、栅介质层和前栅极层，采用刻蚀工艺形成前栅；在衬底下表面生长背栅极层，采用刻蚀工艺形成背栅；光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅和背栅的金属引线，最终形成具有突变隧穿结的PNIN/NPIP型绝缘层上张应变锗TFET。
具有突变隧穿结 pnin npip 绝缘层上张应变 tfet 制备方法

[发明专利]具有突变隧穿结的PNIN/NPIP型SSOITFET及制备方法-CN201510556101.1有效
发明人： 李妤晨 -专利权人：西安科技大学
申请日： 2015-09-02 - 公布日： 2018-01-05 - 主分类号： H01L29/66 文献下载
摘要：本发明涉及一种具有突变隧穿结的PNIN/NPIP型SSOI TFET及制备方法，该制备方法包括制备SSOI衬底；形成浅沟槽隔离；光刻形成漏区图形，带胶离子注入形成漏区；干法刻蚀形成源区沟槽；采用离子注入工艺向源区沟槽的侧壁倾斜一定角度注入离子，在源区沟槽内淀积Si材料并进行原位掺杂形成源区；在衬底上表面形成栅介质层和前栅极层，刻蚀形成前栅，在衬底下表面形成背栅极层，刻蚀形成背栅；光刻引线窗口，淀积金属，光刻引线，形成源/漏、前/背栅引线。本发明可有效的提高TFET的驱动电流并降低其亚阈斜率。
具有突变隧穿结 pnin npip ssoi tfet 制备方法

[发明专利]具有突变隧穿结的PNIN/NPIP型UTB‑SOITFET及制备方法-CN201510555994.8有效
发明人： 李妤晨;刘树林;童军;张岩;张超;徐大庆;岳改丽;杨波;刘宁庄;秦学斌 -专利权人：西安科技大学
申请日： 2015-09-02 - 公布日： 2017-12-19 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及一种具有突变隧穿结的PNIN/NPIP型UTB‑SOI TFET及制备方法，该制备方法包括步骤选取UTB‑SOI衬底；在衬底上形成浅沟槽隔离；在衬底上采用带胶离子注入工艺形成漏区；在衬底上采用干法刻蚀工艺形成源区沟槽；采用倾斜离子注入工艺向源区沟槽的侧壁注入离子形成薄层掺杂区；在源区沟槽内淀积本征硅材料，并同时进行原位掺杂形成源区；在衬底的顶层硅表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅；光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅金属引线，以形成最终的PNIN/NPIP型UTB‑SOI TFET。本发明所提供的具有突变隧穿结的PNIN/NPIP型UTB‑SOI TFET可有效提高TFET器件的驱动电流以及降低亚阈斜率，同时保持低的泄漏电流。
具有突变隧穿结 pnin npip utb soi tfet 制备方法

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