专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
专利下载VIP
公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
更多 »
专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
更多 »
钻瓜专利网为您找到相关结果10个,建议您升级VIP下载更多相关专利
  • [发明专利]用于多相和幅度编码传输器的驱动器架构-CN202080058298.5有效
  • 李哲圭;D·赛杰帕尔;G·A·威利 - 高通股份有限公司
  • 2020-08-05 - 2023-03-28 - G06F13/42
  • 某些公开的方法、装置和系统能够通过改进的编码技术和协议在多相通信链路上实现改进的通信。一种数据通信装置具有多个线路驱动器和数据编码器,多个线路驱动器被配置为将该装置耦合到3线链路,数据编码器被配置为在由多个线路驱动器通过3线链路连续传输的两个符号之间的每次转变中、对二进制数据的至少3位进行编码,使得每对连续传输符号包括两个不同符号。每个符号限定在相关联的符号传输间隔期间3线链路的信令状态,使得3线链路的每个线在相关联的符号传输间隔期间与3线链路的其他线处于不同信令状态。可以使用3相和脉冲幅度调制的组合对数据进行编码。
  • 用于多相幅度编码传输驱动器架构
  • [发明专利]C-PHY接口中的单位间隔抖动改进-CN202180031175.7在审
  • 李哲圭;G·A·威利 - 高通股份有限公司
  • 2021-05-05 - 2022-12-09 - H04L25/02
  • 公开了用于通过C‑PHY接口进行通信的方法、装置和系统。发送设备具有:驱动器电路(1416),被配置成根据在驱动器电路的输入处接收的符号来驱动三线总线(1418);模式检测器(1410),在多个传输符号间隔中接收要在三线总线上发送的符号序列;以及选择电路(1412),响应于由模式检测器提供的选择信号(1426),并且被配置成:在当前符号的延迟版本和未延迟版本之间进行选择,以在对应的传输符号间隔期间驱动驱动器电路的输入。在当前符号与紧接在前的符号的组合使模式检测器指示模式匹配时,选择信号(1428)可以选择当前符号的延迟版本。
  • phy接口中的单位间隔抖动改进
  • [发明专利]高频传输线的端接-CN202180020609.3在审
  • 李哲圭;H·朴 - 高通股份有限公司
  • 2021-03-17 - 2022-11-01 - G06F13/40
  • 一种用于高频传输线的端接,包括具有耦合到传输线(1210)的第一端部的第一端子和耦合到第一输入/输出垫(1212)的第二端子的第一电阻器(1214),并且包括具有耦合到第一输入/输出垫(1212)的第一端子的第二电阻器(1216)。第一电阻器(1214)和第二电阻器(1216)可以提供与传输线(1210)的特征阻抗的标称值相匹配的组合电阻。装置可以包括具有耦合到传输线的第二端部的第一端子和耦合到第二输入/输出垫的第二端子的第三电阻器,并且包括具有耦合到第二输入/输出垫的第一端子的第四电阻器。第三电阻器和第四电阻器可以提供与传输线的特征阻抗的标称值相匹配的组合电阻。
  • 高频传输线端接
  • [发明专利]C-PHY半速率线状态编码器和解码器-CN202080075518.5有效
  • 李哲圭;段营;周世伟 - 高通股份有限公司
  • 2020-10-15 - 2022-11-01 - H04L25/49
  • 方法、装置和系统在通信链路上提供改进的吞吐量。一种装置具有多个线路驱动器;第一线状态编码器,被配置为当三线链路处于第一信令状态时,接收符号序列中的第一符号,并且基于第一符号和第一信令状态来定义三线链路的第二信令状态;第二线状态编码器,被配置为接收符号序列中的第二符号,并且基于第二符号和第二信令状态来定义三线链路的第三信令状态。在符号序列中,第一符号紧接在第二符号之前。三线链路在连续符号传输间隔中从第一信令状态转变到第二信令状态并且从第二信令状态转变到第三信令状态。
  • phy速率线状编码器解码器
  • [发明专利]高速可编程时钟分频器-CN201680053366.2有效
  • N·阿格拉瓦尔;S·穆罕默德;李哲圭 - 高通股份有限公司
  • 2016-08-10 - 2019-05-31 - H03K21/10
  • 用于以可编程分频比(N)对输入时钟信号(CLKin)进行分频的系统和方法可以产生输出时钟信号(CLKdiv),其中从输入时钟信号到输出时钟信号的延迟独立于分频比(N)的值,并且输出时钟信号的占空比为50%,这个50%的占空比独立于分频比的值。示例可编程时钟分频器(45)包括产生对分频比的模进行计数的计数信号(Count)的模N计数器(220)、以及产生公共半速率时钟信号(HRCLKcom)、偶数半速率时钟信号(HRCLKeven)和奇数半速率时钟信号(HRCLKodd)的半速率时钟信号发生器(230),这些半速率时钟信号以输出时钟信号的速率的一半(CLKdiv的1/2)进行反转。公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号被组合以产生输出时钟信号。
  • 高速可编程时钟分频器

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top