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[发明专利]芯片测试装置和测试系统-CN202310625876.4有效
发明人： 方雅祺;马茂松 -专利权人：长鑫存储技术有限公司
申请日： 2023-05-30 - 公布日： 2023-10-20 - 主分类号： G01R31/28 文献下载
摘要：本公开实施例提供一种芯片测试装置和测试系统。该装置用于为分析设备提供待测芯片的待测信号，包括：测试平台，具有相对的第一表面和第二表面，用于提供测试信号；芯片接口，设于测试平台的第一表面，并与测试平台电连接；芯片接口用于与待测芯片电连接，将测试信号从测试平台传递至待测芯片，使待测芯片产生待测信号；测试接口，设于测试平台的第二表面，并与芯片接口电连接；测试接口用于与分析设备的接头电连接，以将待测信号传递至分析设备中；在垂直于测试平台的方向上，测试接口与芯片接口对应设置；测试底座，设于第二表面的对应测试接口处，用于固定分析设备的接头。本公开能够降低信号的损耗，提高信号的质量，使得测试结果更加精确。
芯片测试装置系统

[发明专利]存储器同步开关噪声的测试方法以及测试装置-CN202210225011.4在审
发明人： 方雅祺;马茂松;刘建斌 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-07 - 公布日： 2023-09-19 - 主分类号： G11C29/12 文献下载
摘要：本公开实施例提供一种存储器同步开关噪声的测试方法以及测试装置，所述测试方法包括：确定存储器的一个数据输入输出端作为第一数据端，其余数据输入输出端作为第二数据端，并确定所述第一数据端的传输频率为第一频率，所述第二数据端的传输频率为第二频率；其中，所述第一频率高于所述第二频率；向所述第一数据端写入第一预设数据，向所述第二数据端写入第二预设数据；从所述第一数据端读取写入的所述第一预设数据；根据从所述第一数据端读取的数据对应的频谱信息，确定所述存储器是否存在同步开关噪声。本公开实施例通过区别第一数据端和第二数据端的传输频率，根据数据读写过程中的频谱信息，确定存储器是否存在同步开关噪声。
存储器同步开关噪声测试方法以及装置

[发明专利]一种半导体产品的测试方法-CN202310427255.5有效
发明人： 方雅祺;冯雪刚 -专利权人：长鑫存储技术有限公司
申请日： 2023-04-20 - 公布日： 2023-09-19 - 主分类号： G01R31/26 文献下载
摘要：本公开提供了一种半导体产品的测试方法，用于测试半导体产品的芯粒封装结构，半导体产品的测试方法包括：发送测试信号至半导体产品中的至少一个信号通道，每个信号通道连接多个芯粒；接收半导体产品基于测试信号反馈的测试结果；根据测试结果，确定半导体产品的芯粒封装结构，测试信号为包含码间串扰的数据图案，测试结果包括测试眼图的眼高和眼宽。本公开中，发送包含码间串扰的测试信号至半导体产品的信号通道，并接收半导体产品基于测试信号反馈的测试结果，通过对测试结果的眼高和眼宽进行分析，即可获知半导体产品的芯粒封装结构，无需对半导体产品进行拆解，节省成本，并且测试方法简单快速，加快了研发进度。
一种半导体产品测试方法

[发明专利]一种基于内存内计算的高低位合并电路结构-CN201910343992.0有效
发明人：蔺智挺;谢军;彭春雨;吴秀龙;黎轩;陈崇貌;欧阳春;黎力;阮兵芹;方雅祺 -专利权人：安徽大学
申请日： 2019-04-26 - 公布日： 2021-05-07 - 主分类号： G11C11/418 文献下载
摘要：本发明公开了一种基于内存内计算的高低位合并电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，整体时序控制模块分别与行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；行地址译码模块与字线驱动模块相连；字线驱动模块与SRAM存储阵列相连，且SRAM存储阵列又与列地址译码模块以及输出模块相连；SRAM存储阵列由若干Block模块组成，Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与列地址译码模块以及输出模块相连。该电路结构简单，通过高低位合并操作可以提高数据的读取效率，并提高内存的吞吐量。
一种基于内存计算低位合并电路结构