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[发明专利]一种可切换正负压互补输出的开关电路-CN202310901653.6有效
发明人：吴霜毅;熊荣;刘超;隆锐;梁毅 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2023-07-21 - 公布日： 2023-10-20 - 主分类号： H03K17/00 文献下载
摘要：本发明公开了一种可切换正负压互补输出的开关电路，通过可控串联开关将正压传递电路和负压传递电路集成在一起，使得可在一个端口输出正压、负压及零电压，又通过配套的逻辑控制电路，在输入逻辑信号的控制下，可在两个输出端口互补的输出正压、负压、零压，从而节约了输出端口与芯片面积，提高了每个端口的电压极性灵活度，设置有逻辑控制电路及通过逻辑控制电路控制开关通路的电压传递电路，所述电压传递电路设置有两条输出支路，每一条输出支路上皆设置有电平转换电路、正压传递电路、负压传递电路及可控串联开关，每一条输出支路通过一个输出端口输出正压、负压或零压。
一种切换正负互补输出开关电路

[发明专利]一种多通道ADC同步装置及自动同步方法-CN202310718506.5有效
发明人：吴霜毅;吴新杰;万宇;刘云龙 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2023-06-16 - 公布日： 2023-09-15 - 主分类号： H03M1/12 文献下载
摘要：本发明公开了一种多通道ADC同步装置及自动同步方法，包括时钟同步板和与时钟同步板连接的至少两块数据采集板，其中数据采集板包括至少两颗ADC芯片和与ADC芯片相连接的FPGA；时钟同步板为数据采集板提供相位一致的同步时钟和采样时钟，时钟同步板提供RCLK和MCLK给ADC芯片，提供PCLK给FPGA，所有FPGA分别使用数据采集板同一位置DCLK作为采样标准测试序列的时钟，每颗FPGA在同一时刻对数据采集板上的所有LVDS链路进行数据采集，利用同步时钟和ADC芯片自身产生的标准测试序列，将数据通道的数据进行自动训练，使得所有数据通道从ADC芯片采样点输出到FPGA数据输出的延时值相同，在完成FPGA相连的ADC芯片间相位同步后，进行板间的ADC芯片相位同步。
一种通道 adc 同步装置自动方法

[发明专利]具有电容失配校正功能的逐次逼近型模数转换器-CN201911268697.X有效
发明人：杜翎;李昌红;吴霜毅 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2019-12-11 - 公布日： 2023-06-06 - 主分类号： H03M1/10 文献下载
摘要：本发明公开了具有电容失配校正功能的逐次逼近型模数转换器，设置有P端DAC（102）、N端DAC（104）、比较器（106）、SAR逻辑电路（108）、校正逻辑电路（110）及校正控制电路（112），所述P端DAC（102）的输出端和N端DAC（104）的输出端分别连接比较器（106）的两个输入端，比较器（106）的输出连接接SAR逻辑电路（108），SAR逻辑电路（108）控制连接P端DAC（102）、N端DAC（104）及校正逻辑电路（110），校正控制电路（112）控制连接SAR逻辑电路（108）和校正逻辑电路（110）。
具有电容失配校正功能逐次逼近型模数转换器

[发明专利]锁存型比较器失调误差的后台校正电路及方法-CN201910692130.9有效
发明人：杜翎;刘学;徐振涛;杨荣彬;胡国林 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2019-07-30 - 公布日： 2023-04-25 - 主分类号： H03M1/10 文献下载
摘要：本发明公开了锁存型比较器失调误差的后台校正电路及方法，包括相互连接的锁存型比较器（1）和校正电路（2），所述锁存型比较器（1）包括主输入对管、尾电流开关Q103、负载电路、复位电路、与门及选择器，在主输入对管的漏端设置有MOS管Q104和MOS管Q105所构成的辅助输入对管，且在辅助输入对管的源端上连接有尾电流开关Q106，且尾电流开关Q106与尾电流开关Q103共接；不增加锁存型比较器输出端的负载，在主输入对管的漏端仅额外增加一对辅助输入对管。
锁存型比较失调误差后台校正电路方法

[发明专利]一种时间交织SAR ADC通道间失配校正方法-CN201910681080.4有效
发明人：胡国林;李锐;刘学;徐振涛;杨荣彬 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2019-07-26 - 公布日： 2023-04-14 - 主分类号： H03M1/10 文献下载
摘要：本发明涉及算法领域，具体而言，涉及一种时间交织SAR ADC通道间失配校正方法，该方法包括：获取判定系数i以及第k个时间交织通道相对于REF通道的固定失调vosd(k)，初始化i和vosd(k)，使得i为1，vosd(k)为0，若余数为零，根据Doutref、dwr、Doutk.1和dwk.1确定第一输出值Vout.1；若余数不为零，根据Doutk.2、dwk.2和vosd(k)确定第二输出值Vout.2，如此，有效避免时间失配、失调失配和电容失配等问题。
一种时间交织 sar adc 通道失配校正方法

[发明专利]多通道ADC系统同步采样的装置及方法-CN201910733380.2有效
发明人：王现喜;王建东;徐振涛 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2019-08-09 - 公布日： 2023-04-07 - 主分类号： H03M1/12 文献下载
摘要：本发明公开了多通道ADC系统同步采样的装置及方法，设置有TOKEN生成单元、TOKEN分配单元、ADC单元、ADC后端逻辑单元及RCOUT，TOKEN生成单元，基于采样时钟CLK，产生一个循环因子TOKEN；TOKEN分配单元，用来将循环因子TOKEN分配至ADC单元及ADC后端逻辑单元；ADC单元，用来采样对应通道的模拟输入，并量化成多比特的数字信号；ADC后端逻辑单元，用来生成对齐的数据时钟，以及实现大通道ADC内部ADC子通道的数据交织输出功能，RCOUT，用来将循环因子传递到下游ADC芯片，其周期等于循环因子的周期，占空比为50%；所述装置可以实现片内多通道的数据对齐，其方法亦能够实现在装置（芯片）上电后，数据输出DOUT0和DOUT1，和时钟输出DCLK0、DCLK1自动对齐，无需软件再干涉。
通道 adc 系统同步采样装置方法

[发明专利]增强型时钟控制比较器失调误差的后台校正电路及方法-CN201911265049.9有效
发明人：李昌红;杜翎;吴霜毅 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2019-12-11 - 公布日： 2023-03-14 - 主分类号： H03K5/24 文献下载
摘要：本发明涉及模拟集成电路设计领域，具体而言，涉及增强型时钟控制比较器失调误差的后台校正电路及方法，该后台校正电路包括主放大器和辅助放大器，详细地，主放大器与辅助放大器互相配合，将输入失调误差放大并存储在电容中，在放大周期时减去失调存储电容中的差值，辅助放大器将失调误差放大倍数，如此，实现足够高的校正精度。进一步地，辅助放大器的失调误差通过额外的辅助放大器进行校正，进一步降低了输出端的失调误差残留，保证了输出结果的准确率。
增强时钟控制比较失调误差后台校正电路方法

[发明专利]一种应用于高速模数转换器同步时钟采样的亚稳态检测电路-CN202010453528.X有效
发明人：胡国林 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2020-05-26 - 公布日： 2023-03-10 - 主分类号： H03M1/10 文献下载
摘要：本发明公开了一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，包括D触发器DFF2、D触发器DFF3及至少一个D触发器DFF，D触发器DFF2的D端通过一个延迟电路接入RCLK信号，D触发器DFF3的CLK端亦通过一个延迟电路接入MCLK信号，MCLK信号还输入到D触发器DFF2的CLK端，RCLK信号还输入到D触发器DFF3的D端；D触发器DFF2的Q端连接D触发器DFF的D端，D触发器DFF3的Q端连接D触发器DFF的CLK端，D触发器DFF的Q端作为亚稳态检测电路的输出；无需对主时钟进行分频即可进行亚稳态检测，没有鉴相偏差的问题。
一种应用于高速转换器同步时钟采样亚稳态检测电路

[发明专利]一种硅基紧凑型宽带低插损的片上功分器-CN202211239648.5在审
发明人：隆锐;刘超;王育梅;熊荣;梁毅 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2022-10-11 - 公布日： 2022-12-30 - 主分类号： H01P5/16 文献下载
摘要：本发明公开了一种硅基紧凑型宽带低插损的片上功分器，采用Wilkinson功分器类型，封装于芯片内，设置有两个电感、两个接地电容，两个电感皆采用八边形电感，每一个电感中间的电感抽头分别通过一个接地电容接地，两个电感其中的一端通过合路端口连接结构连接在一起，两个电感的另一端分别设置有支路端口连接结构，两个支路端口连接结构之间连接有电阻，在每一个电感的最外层设置有金属地环结构；电感呈八边形，相较于四边形电感，具有更高的Q值，器采用八边形的电感，相比四边形电感再相同感值的情况下寄生电容更小，谐振频率更高，本发明具有面积更小、带宽更宽、损耗更小的特性。
一种紧凑型宽带低插损片上功分器

[发明专利]一种消除参考电压波动影响的Pipelined-SAR ADC及方法-CN202210672594.5有效
发明人：潘波;杜翎 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2022-06-15 - 公布日： 2022-09-02 - 主分类号： H03M1/08 文献下载
摘要：本发明公开了一种消除参考电压波动影响的Pipelined‑SAR ADC及方法，包括第一组参考电压Vref1、第二组参考电压Vref2、采样保持电路、第一级SAR ADC、第二级SAR ADC、数字逻辑、开关S3及残差电压放大器，所述第一组参考电压Vref1通过开关S1接入第一级SAR ADC的第一级CDAC上的高段电容阵列侧，所述第二组参考电压Vref2亦通过开关S2接入第一级SAR ADC的第一级CDAC上的高段电容阵列侧，所述开关S1和开关S2皆受数字逻辑的信号控制，在该Pipelined‑SAR ADC上实现消除参考电压波动影响的方法。
一种消除参考电压波动影响 pipelined sar adc 方法

[发明专利]一种快闪型模数转换器、混合型模数转换器及电路-CN202210268952.6有效
发明人：杜翎;潘波 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2022-03-18 - 公布日： 2022-06-03 - 主分类号： H03M1/36 文献下载
摘要：本发明公开了一种快闪型模数转换器、混合型模数转换器及电路，所述快闪型模数转换器包括电阻串、比较器电路、采样保持电路、快闪数字逻辑，还包括两个编码器、反相器电路、异或门电路及或非门电路，所述比较器电路分别与两个编码器的输入侧相连接，其中一个编码器的输出通过反相器电路与另一个编码器的输出同时作为异或门电路的输入，异或门电路的输出通过或非门电路输出作为快闪型模数转换器的输出，所述混合型模数转换器由快闪型模数转换器作为量化过程的第一级；不采用固定延迟时间的方法，并且能够准确判断快闪型模数转换器的量化过程是否结束。
一种快闪型模数转换器混合型模数电路

[发明专利]一种带温度补偿的CMOS延迟电路-CN202110429615.6在审
发明人：杨荣彬;徐双恒;丁畅;夏涛;吴霜毅 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2021-04-21 - 公布日： 2021-06-18 - 主分类号： H03K5/13 文献下载
摘要：本发明公开了一种带温度补偿的CMOS延迟电路，包括NMOS管、PMOS管和温度补偿电阻，所述NMOS管的源极通过一温度补偿电阻接地，NMOS管的漏极和PMOS管的漏极共接且形成输出端，PMOS管的源极通过一温度补偿电阻连接电源，NMOS管的栅极和PMOS管的栅极共接且构成输入端；将CMOS延迟电路的延迟时间随温度的变化从完全由工艺决定变成了可设计。
一种温度补偿 cmos 延迟电路

[发明专利]一种基于片上串行数据通信的大尺寸芯片及其通信方法-CN202110041282.X有效
发明人：吴霜毅 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2021-01-13 - 公布日： 2021-04-06 - 主分类号： H04L1/00 文献下载
摘要：本发明公开了一种基于片上串行数据通信的大尺寸芯片及通信方法，在大尺寸芯片上，设置有S个通道分组，在每个通道分组内设置有顺次连接的数据转换通道、串行器、串行数据编码器、串行数据接收转发器及串行数据接口电路；在大尺寸芯片上还设置有采用逻辑控制方式连接任意两个以上通道分组内串行数据接收转发器的数据时钟反馈模块；并在该大尺寸芯片片上实现片上通信，能够将大尺寸芯片片上多个并行数据组通过含令牌的环型串行接口串接，在各个通道分组处即完成了局部数据的串行；无需解决各个数据分组间的时钟同步问题，即可完成串行数据的高速、稳定输出。
一种基于串行数据通信尺寸芯片及其通信方法

[发明专利]提高逐次逼近型模数转换器参考电压稳定性的电路-CN202011356870.4在审
发明人：杜翎;吴霜毅;李昌红 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2020-11-27 - 公布日： 2021-01-05 - 主分类号： H03M1/46 文献下载
摘要：本发明公开了提高逐次逼近型模数转换器参考电压稳定性的电路，包括P端DAC、N端DAC、比较器、SAR逻辑电路及参考电压产生电路，还包括参考电压补偿电路，所述参考电压补偿电路设置编码电路、补偿电容控制电路及补偿电容阵列，所述编码电路接入SAR逻辑电路的输出信号，编码电路输出的编码信号作为补偿电容控制电路的输入信号，补偿电容控制电路的输出信号作为补偿电容阵列的电容切换控制信号，参考电压产生电路与补偿电容阵列相连接；本发明利用参考电压补偿电路从参考电压产生电路所生成的参考电压中进行额外的电荷抽取进行调节，进而使得整个电路结构从参考电压中抽取的电荷基本维持恒定，从而达到提高参考电压稳定性的目的。
提高逐次逼近型模数转换器参考电压稳定性电路

[发明专利]深N阱电压动态控制电路-CN201911267296.2在审
发明人：杜翎;李昌红;吴霜毅 -专利权人： 成都铭科思微电子技术有限责任公司
申请日： 2019-12-11 - 公布日： 2020-04-21 - 主分类号： H03K17/10 文献下载
摘要：本发明公开了深N阱电压动态控制电路，包括PW电压选择电路和NMOS采样开关，还设置有电荷泵电路及DNW电压选择电路，所述NMOS采样开关的PW连接PW电压选择电路的输出、NMOS采样开关的DNW连接DNW电压选择电路的输出，PW电压选择电路的两个输入分别连接输入信号VIN和偏置电压VBULK，电荷泵电路的三个输入分别连接偏置电压VTOP、偏置电压VBOT和输入信号VIN，电荷泵电路的输出连接DNW电压选择电路的一个输入；DNW电压选择电路的另一个输入连接偏置电压VNS；根据NMOS采样开关工作状态，通过分时动态控制其DNW电压，有效降低了PW与DNW间寄生二极管的最大反偏电压，从而达到了提高输入信号电压范围的目的。
电压动态控制电路

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