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[发明专利]一种新型沟槽肖特基二极管的制备方法-CN202310449929.1在审
发明人： 徐显修;刘斌凯;张恒源;陈越;龚妮娜 -专利权人：浙江广芯微电子有限公司
申请日： 2023-04-25 - 公布日： 2023-08-22 - 主分类号： H01L21/329 文献下载
摘要：本发明公开一种新型沟槽肖特基二极管的制备方法，包括：提供衬底，在该衬底上依次生长外延层、第一介质层、第二介质层，再通过光刻胶在介质层定义出沟槽位置，后刻蚀出直达外延层的沟槽；横向腐蚀沟槽开口处两侧的第一介质层，使露出开口处两侧外延层的台面；去除第二介质层，对所述台面及沟槽底部进行离子注入形成掺杂区域；去除第一介质层，在整体结构生长栅氧化层，再沉积多晶硅并填满沟槽；在栅氧化层上生长隔离层并刻蚀形成势垒区，后对势垒区注入离子形成轻掺杂区域；在所述隔离层和势垒区上依次沉积肖特基势垒金属层、阳极金属层；最后在衬底底面沉积阴极金属层。本发明有效提高了器件的反向击穿电压，降低反向漏电流及正向压降。
一种新型沟槽肖特基二极管制备方法

[发明专利]一种优化可靠性的MOS器件及其制造方法-CN202310369323.7在审
发明人：张恒源;刘斌凯;徐显修;陈越;龚妮娜 -专利权人：浙江广芯微电子有限公司
申请日： 2023-04-10 - 公布日： 2023-08-08 - 主分类号： H01L29/06 文献下载
摘要：本发明公开一种优化可靠性的MOS器件及其制造方法，该方法为：在第一导电类型的衬底上侧淀积外延层，外延层上刻蚀沟槽并在槽内回填单晶硅，后在该沟槽的上表面制作第二导电类型的体区；在沟槽右侧环区制作形成多个N+环；在外延层上侧长场氧化层，并将有源区内的场氧化层刻蚀去除；在有源区内的外延层上侧长栅氧化层，并在栅氧化层和场氧化层的上侧淀积多晶硅层，采用第二导电类型的杂质对多晶硅层进行掺杂，后刻蚀形成多晶栅和多晶硅条；在体区内和终端区的外延层外端内分别制作第一导电类型的源区和截止环区；再淀积介质层，并在介质层上刻蚀出接触孔；在介质层和接触孔内溅射金属层，金属层经刻蚀形成源极金属、栅极金属和截止环金属。
一种优化可靠性 mos 器件及其制造方法

[发明专利]一种屏蔽栅沟槽型MOS器件的制作方法-CN202310369311.4在审
发明人：陈越;徐显修;张恒源;刘斌凯;龚妮娜 -专利权人：浙江广芯微电子有限公司
申请日： 2023-04-10 - 公布日： 2023-08-08 - 主分类号： H01L29/423 文献下载
摘要：本发明属于半导体器件制作领域，公开了一种屏蔽栅沟槽型MOS器件的制作方法，本发明的方法制作的屏蔽栅沟槽型MOS器件具有Y型沟槽，斜型槽口CD大于直槽内部CD，避免了常规U型槽由于槽角度无法达到90°，电场线在底部聚集，出现的低耐压高漏电的问题，和在直型槽则存在的降低漏电IDSS的问题；Y型沟槽使屏蔽栅多晶填充形貌更优、无缝隙。屏蔽栅沟槽型MOS器件是深槽器件，在屏蔽栅多晶淀积过程中，中心易出现缝隙，在屏蔽栅多晶刻蚀过程中，缝隙漏出会导致出现器件失效，而通过多次屏蔽栅多晶淀积及多晶刻蚀也可去除此缝隙，但是成本过高，本发明解决了该技术问题且成本较低。
一种屏蔽沟槽 mos 器件制作方法

[发明专利]一种GaN开关应力测试系统及电子设备-CN202210541141.9在审
发明人：张孟文;尚昌立;吴俊峰;徐显修 -专利权人：深圳市时代速信科技有限公司
申请日： 2022-05-19 - 公布日： 2022-06-21 - 主分类号： G01R31/327 文献下载
摘要：本发明实施例公开了一种GaN开关应力测试系统及电子设备，所述应力测试系统包括：高压电源单元、驱动信号单元、第一采样电阻、第二采样电阻和反馈监测单元；所述高压电源单元将初始高压直流电信号处理成目标高压直流电信号，并向所述GaN开关的漏极提供所述目标高压直流电信号。所述驱动信号单元将初始驱动信号处理成目标驱动信号，并向所述GaN开关的栅极提供所述目标驱动信号。本发明提供的测试系统能够持续为GaN开关提供高应力，从而提高GaN开关的检测精度，分别在所述GaN开关的栅极和源极设置第一采样电阻和第二采样电阻，以及用于监测异常状态的反馈监测单元，从而能够在GaN开关工作异常时，及时对测试系统进行保护。
一种 gan 开关应力测试系统电子设备

[发明专利]一种共源共栅晶体管封装结构-CN202210127908.3在审
发明人：朱树华;徐显修 -专利权人：深圳市时代速信科技有限公司
申请日： 2022-02-11 - 公布日： 2022-05-20 - 主分类号： H01L25/07 文献下载
摘要：本申请提供一种共源共栅晶体管封装结构，涉及半导体技术领域，包括常断型晶体管、常通型晶体管、封装框架以及并排设置于封装框架内的第一基板和第二基板，常断型晶体管的底面贴装于第一基板，常通型晶体管底面贴装于第二基板，常断型晶体管包括位于顶面的第一源极和第一漏极、以及位于底面的第一栅极，常通型晶体管包括位于顶面的第二源极、第二漏极和第二栅极，第一源极与第二栅极连接，第一漏极和第二源极连接。因此，可以有效缩短第一源极和第二栅极连接时的打线距离，缩短第一漏极和第二源极连接时的打线距离，进而有效降低因级联所产生的寄生电感，同时，也能够方便打线，降低打线难度和复杂度，从而降低封装成本。
一种共源共栅晶体管封装结构