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[发明专利]存储器及其形成方法-CN201910487210.0有效
发明人：詹益旺;黄永泰;童宇诚;朱贤士;黄丰铭;巫俊良 -专利权人：福建省晋华集成电路有限公司
申请日： 2019-06-05 - 公布日： 2022-02-08 - 主分类号： H01L27/108 文献下载
摘要：本发明提供了一种存储器及其形成方法。存储器中的位线，其第一导电层的宽度尺寸小于其上方的第二导电层的宽度尺寸，从而可以使相邻位线之间的底部间隔尺寸大于其顶部间隔尺寸。如此，即可以在满足第二导电层的宽度尺寸以保证位线的传输性能的基础上，同时增加相邻位线之间的底部间隔尺寸，有利于进一步增加填充于相邻位线之间的存储节点接触部的底部尺寸。
存储器及其形成方法

[实用新型]一种位线结构及半导体存储器-CN201921545176.X有效
发明人：詹益旺;黄永泰;朱贤士;黄丰铭;巫俊良;童宇诚 -专利权人：福建省晋华集成电路有限公司
申请日： 2019-09-17 - 公布日： 2020-04-14 - 主分类号： H01L23/528 文献下载
摘要：本实用新型公开了一种位线结构及半导体存储器，包括：基底；位于所述基底上的多条位线，其中，所述位线包括自所述基底起依次叠加设置的接触层和导线层，所述接触层在所述基底上的垂直投影位于所述导线层在所述基底上的垂直投影内，且所述接触层的在横截面的宽度小于所述导线层的在横截面的宽度。由上述内容可知，本实用新型提供的技术方案，在制作位线结构时将导线层作为掩膜，而后对接触层所在材料结构层进行刻蚀，最终制备得到横截面宽度小于导线层的接触层。由于将导线层作为掩膜而无需单独制备刻蚀接触层时相应掩膜层，进而缩减了位线结构的制程，亦即缩减了半导体存储器的制程，降低了制作成本。
一种结构半导体存储器

[发明专利]一种位线结构及半导体存储器-CN201910875708.4在审
发明人：詹益旺;黄永泰;朱贤士;黄丰铭;巫俊良;童宇诚 -专利权人：福建省晋华集成电路有限公司
申请日： 2019-09-17 - 公布日： 2019-12-10 - 主分类号： H01L23/528 文献下载
摘要：本发明公开了一种位线结构及半导体存储器，包括：基底；位于所述基底上的多条位线，其中，所述位线包括自所述基底起依次叠加设置的接触层和导线层，所述接触层在所述基底上的垂直投影位于所述导线层在所述基底上的垂直投影内，且所述接触层的在横截面的宽度小于所述导线层的在横截面的宽度。由上述内容可知，本发明提供的技术方案，在制作位线结构时将导线层作为掩膜，而后对接触层所在材料结构层进行刻蚀，最终制备得到横截面宽度小于导线层的接触层。由于将导线层作为掩膜而无需单独制备刻蚀接触层时相应掩膜层，进而缩减了位线结构的制程，亦即缩减了半导体存储器的制程，降低了制作成本。
导线层接触层基底位线结构半导体存储器垂直投影刻蚀位线掩膜制程制备材料结构对接触层依次叠加掩膜层制作