专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]类脑突触学习方法及类脑技术的神经形态硬件系统-CN202310410119.5在审
  • 王源;钟毅;王梓霖;崔小欣 - 北京大学
  • 2023-04-17 - 2023-08-29 - G06N3/06
  • 本发明提供一种类脑突触学习方法及类脑技术的神经形态硬件系统,方法包括:确定类脑突触学习电路中突触前神经元和突触后神经元产生的脉冲对,脉冲对包括突触前神经元产生的输入脉冲和突触后神经元产生的输出脉冲;基于脉冲对,确定脉冲对相对应的STDP机制,以及与STDP机制相对应的突触权重;基于脉冲对以及突触权重,进行类脑突触学习电路对应的STDP学习;其中,STDP机制为脉冲时间依赖可塑性机制,脉冲对的前后脉冲根据时间先后关系与所述STDP机制中的长时程增强过程或长时程抑制过程相对应。本发明实现提升类脑智能的在线学习,发挥类脑计算广泛适用的环境自适应特性。
  • 突触学习方法技术神经形态硬件系统
  • [发明专利]基于乒乓架构的稀疏脉冲神经网络加速器-CN202310410779.3在审
  • 王源;王梓霖;钟毅;崔小欣 - 北京大学
  • 2023-04-17 - 2023-08-29 - G06N3/063
  • 本发明提供一种基于乒乓架构的稀疏脉冲神经网络加速器,通过传输压缩权重值至压缩权重计算模块,使用稀疏脉冲检测模块从脉冲输入信号中提取有效脉冲索引,避免了后续每一位脉冲信号都参与运算,减少了计算量,压缩权重计算模块根据有效脉冲索引将上述压缩权重值中的非零值累加至神经元的膜电位上,最终决定是否发放脉冲或不发放脉冲。与传统的突触交叉阵列中所有突触都被激活并参与运算的技术方案相比,本发明中仅对有效脉冲索引对应的突触权重进行激活,其他突触都不参与运算,从而减少了计算量,降低了整个芯片的运行功耗,提高了脉冲神经网络的运行速度、能效和面积效率。
  • 基于乒乓架构稀疏脉冲神经网络加速器
  • [发明专利]一种生物可信的神经元计算电路及计算方法-CN202310408120.4在审
  • 王源;钟毅;王梓霖;崔小欣 - 北京大学
  • 2023-04-17 - 2023-08-29 - G06N3/06
  • 本发明提供一种生物可信的神经元计算电路及计算方法,该电路通过突触整合模块、泄露整合模块、阈值比较及脉冲发放模块,对上一时刻的膜电平和神经网络脉冲信号进行运算,获取当前时刻的膜电平,并根据当前时刻的膜电平生成脉冲信号。相比于传统数模混合设计过于追求精确的神经形态行为,以及传统数字设计过于追求极低的计算复杂度,本发明的生物可信的神经元计算电路在生物置信性和计算复杂度之间做了更好的折衷,以较小的硬件代价就能够实现更加丰富的神经元动力学行为,实现了最大规模的强化LIF神经元集成和突触集成,使之能够部署更加复杂、更加多元的神经形态类脑应用。
  • 一种生物可信神经元计算电路计算方法
  • [发明专利]片上网络电路及电子设备-CN202310408126.1在审
  • 王源;钟毅;王梓霖;崔小欣 - 北京大学
  • 2023-04-17 - 2023-08-29 - G06F15/173
  • 本发明提供一种片上网络电路及电子设备,所述片上网络电路包括五个层级的路由模块电路和资源电路,路由模块电路包括五个层级的路由层,资源电路包括多个类脑芯片处理核;路由模块电路中的第一路由层连接的四个路由节点作为第二路由层,第二路由层中的每个路由节点分别连接四个路由节点作为第三路由层,第三路由层中的每个路由节点分别连接四个路由节点作为第四路由层,第四路由层中的每个路由节点分别连接四个路由节点作为第五路由层,第五路由层中的每个路由节点分别连接四个类脑芯片处理核;越接近所述根路由节点的路由节点的并行通道数越多。本发明实现避免网格结构的延迟过大,以及改善片上网络电路的拥堵问题。
  • 网络电路电子设备
  • [发明专利]数字神经形态计算处理器及计算方法-CN202310410783.X在审
  • 王源;王梓霖;钟毅;崔小欣 - 北京大学
  • 2023-04-17 - 2023-08-29 - G06N3/063
  • 本发明提供的一种数字神经形态计算处理器及计算方法,该处理器通过数据包路由模块、数据缓存模块、突触连接存储模块和神经元计算模块,获取神经网络输入数据,以确定神经网络输入数据的神经网络类型,接着,根据预先存储的神经网络突触权重值以及神经元参数,对输入的脉冲神经网络脉冲信号或者人工神经网络激活值进行运算,并根据神经网络类型输出运算结果。现有的基于模型转换方法的计算处理器需要进行模型算法转换,导致出现明显的精度损失。而本发明既可以应用于脉冲神经网络,也可以应用于人工神经网络,并且无需进行模型算法转换,避免了模型转换过程中的精度损失。
  • 数字神经形态计算处理器计算方法
  • [发明专利]二维片上网络结构及其路由方法、装置、设备和存储介质-CN202310409124.4在审
  • 王源;王梓霖;钟毅;崔小欣 - 北京大学
  • 2023-04-17 - 2023-08-04 - H04L49/112
  • 本发明提供一种二维片上网络结构及其路由方法、装置、设备和存储介质,涉及通信技术领域。其中二维片上网络结构包括:多个处理核,任一处理核包括路由节点,路由节点包括五个输入分配器和五个输出仲裁器;任一输入分配器用于向目标输出仲裁器发送目标数据包的传输请求,目标输出仲裁器是基于目标路由方向确定的,目标路由方向是基于目标数据包的目的地址信息以及X‑Y维序路由策略确定的;目标输出仲裁器用于应答传输请求,以将目标数据包传输至目标输出仲裁器对应的目的位置,目的位置包括四个相邻路由节点中的一个路由节点或脉冲数据包编解码接口。本发明可以较好地避免死锁问题,并提高二维片上网络结构的吞吐率。
  • 二维网络结构及其路由方法装置设备存储介质
  • [发明专利]可实现多模式乘累加计算的存算一体芯片-CN202211193323.8在审
  • 王源;肖康林;崔小欣 - 北京大学
  • 2022-09-28 - 2023-06-09 - G06F15/78
  • 本发明提供一种可实现多模式乘累加计算的存算一体芯片,包括计算单元阵列和连接器阵列,计算单元阵列包括多个呈阵列排布的位单元;连接器阵列与计算单元阵列连接,包括列内连接器和列间连接器,用于实现位单元的列内连接和列间连接;调整位单元的配置信息、工作模式、阵内连接关系和阵间连接关系,使得计算单元阵列和连接器阵列构成二值权重网络乘累加计算结构、三值权重网络乘累加计算结构或多值网络乘累加计算结构,用以实现多模式乘累加计算。本发明通过调整位单元的配置信息、工作模式、阵内连接关系和阵间连接关系,实现多模式乘累加计算,解决了现有的静态随机存储器的存内计算芯片计算模式单一,灵活性较差的问题。
  • 实现模式累加计算一体芯片
  • [发明专利]基于局部电容电荷共享的SRAM存算一体芯片-CN202210455820.4在审
  • 王源;肖康林;崔小欣 - 北京大学
  • 2022-04-27 - 2022-09-20 - G06F15/78
  • 本发明提供一种基于局部电容电荷共享的SRAM存算一体芯片,通过译码模块确定输入数据,通过按位计算模块基于电荷共享原理,在与运算模式下实现输入数据与存储数据的乘法运算,在异或运算模式下实现输入数据与存储数据的异或运算,通过全局共享开关模块将乘法运算结果进行累加。最后通过分区式模数转换模块在与运算模式下将模拟累加结果进行量化输出,在异或运算模式下将异或运算结果进行量化输出。该芯片支持与运算模式以及异或运算模式,拓宽了应用范围。其中不存在用于接收输入数据的DAC结构,可以避免在芯片中出现多比特输入数据导致的计算的非线性和涨落现象。采用分区式模数转换模块,以分区方式减少工作比较器的数量,降低量化功耗。
  • 基于局部电容电荷共享sram一体芯片
  • [发明专利]基于电容耦合的SRAM存算一体芯片-CN202210457425.X在审
  • 王源;肖康林;崔小欣 - 北京大学
  • 2022-04-27 - 2022-09-13 - G06F7/52
  • 本发明提供一种基于电容耦合的SRAM存算一体芯片,包括:输入模块、按位乘法模块、电容衰减模块以及输出模块,通过输入模块接收输入数据;通过按位乘法模块实现输入数据与存储数据的乘法运算,得到乘法运算结果;并采用电容衰减模块,以层次化电容衰减器结构乘法运算结果的按层累加,不仅结构更加简单,而且计算时间更短,可以快速得到数字累加结果,提高乘法累加运算的能量效率以及计算吞吐。
  • 基于电容耦合sram一体芯片
  • [发明专利]位置预测方法、装置、电子设备及存储介质-CN202210404841.3在审
  • 王源;刘珂飞;崔小欣 - 北京大学
  • 2022-04-18 - 2022-08-23 - G06F16/9537
  • 本发明提供一种位置预测方法、装置、电子设备及存储介质,其中方法包括:确定历史轨迹中,等时间间隔的三个轨迹点的坐标;基于三个轨迹点的坐标,激活位置预测模型中的第一脉冲神经元,得到激活后的第一脉冲神经元输出的三个轨迹点分别对应的脉冲;基于三个轨迹点分别对应的脉冲与第一脉冲神经元和位置预测模型中的第二脉冲神经元的连接强度,激活第二脉冲神经元,得到激活后的第二脉冲神经元输出的位置预测结果。该方法通过以脉冲神经网络构建的位置预测模型,该模型根据输入的三个轨迹点的坐标信息,激活脉冲神经元并输出位置预测结果,减少了计算复杂度,缩短了输入到输出的时延,提高了预测结果的效果,进而提高了实时响应的效果。
  • 位置预测方法装置电子设备存储介质
  • [发明专利]卷积神经网络加速方法、装置及系统-CN202210208818.7在审
  • 刘力锋;李淄博;崔小欣 - 北京大学
  • 2022-03-04 - 2022-07-22 - G06N3/08
  • 本发明提供一种卷积神经网络加速方法、装置及系统,该方法包括:获取当前卷积窗口对应的卷积结果;在当前卷积窗口与上一个第一目标卷积窗口之间间隔n个卷积窗口的情况下,获取当前卷积窗口对应的中间池化结果;在当前卷积窗口与上一个第二目标卷积窗口之间间隔m个卷积窗口的情况下,将当前卷积窗口确定为第二目标卷积窗口,并获取当前卷积窗口对应的池化结果;当前卷积窗口与上一个第一目标卷积窗口位于同一行,当前卷积窗口与上一个第二目标卷积窗口位于同一列;n和m为预设的正整数。本发明提供一种卷积神经网络加速方法、装置及系统,能在进行卷积计算时同步进行池化处理,能避免对片上缓存的占用,能提高卷积神经网络的处理速度。
  • 卷积神经网络加速方法装置系统
  • [发明专利]一种人工智能加速器及其数据处理方法-CN202111422079.3在审
  • 王源;潘南冰;崔小欣 - 北京大学
  • 2021-11-26 - 2022-04-19 - G06N3/063
  • 本发明提供一种人工智能加速器及其数据处理方法,该加速器包括:存储单元,用于存储目标学习率,所述目标学习率为目标神经网络模型训练的参数信息;所述计算电容电路,用于从所述存储单元中读取所述目标学习率,并接收外部输入的目标残差值和目标输入值,并基于所述目标学习率、所述目标残差值和所述目标输入值,输出目标模拟电压;模数转换单元,用于接收所述计算电容电路输出的所述目标模拟电压,并将所述目标模拟电压转换为目标数字电压,以供所述目标神经网络模型训练进行网络权重参数更新。本发明的人工智能加速器,实现了人工智能加速器支持低功耗训练计算功能,避免了传感器老化带来的推理计算错误,确保了推理计算的准确性。
  • 一种人工智能加速器及其数据处理方法

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