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[发明专利]具有局限于中间高速缓存级别的局部范围的原子指令-CN201710191989.2有效
发明人： B·杜邦德迪内尚;M·里布西恩斯卡;V·雷 -专利权人： 卡雷公司
申请日： 2017-03-07 - 公布日： 2023-09-12 - 主分类号： G06F9/30 文献下载
摘要：本发明涉及一种更新在多个处理器核之间共享的变量的方法。在内核的一个中执行局部范围原子读‑修改‑写指令(AFA)期间，实现下述步骤，其以共享变量的存储地址(al)作为参数：在被分配到存储地址的高速缓存线(L(al))内执行原子指令的操作；并且局部锁住缓存线(LCK)，同时在局部范围原子指令执行期间，授权通过连接到相同级别的另一个高速缓冲存储器的内核而访问共享变量。
具有局限于中间高速缓存级别局部范围原子指令

[发明专利]令牌桶流速限制器-CN201611059570.3有效
发明人： D.范阿姆斯特尔;A.布拉姆佩伊;B.杜邦德丹钦 -专利权人： 卡雷公司
申请日： 2016-11-25 - 公布日： 2022-01-11 - 主分类号： H04L47/215 文献下载
摘要：提供一种用于数据传输的令牌桶流速限制器，包括：令牌计数器，被配置为：按确定所述传输的平均流速的速率增加；分频器，被连接为根据时钟控制令牌计数器的增加，所述分频器具有整数分频因子；以及调制器，被配置为：在两个不同的整数之间交变所述分频因子，从而使得所得平均流速趋于分别对应于所述两个整数的两个边界流速之间所包括的编程流速。
令牌流速限制器

[发明专利]使用实时可重构生成多项式的快速CRC码计算电路-CN202110331628.X在审
发明人： N.布鲁尼 -专利权人： 卡雷公司
申请日： 2021-03-26 - 公布日： 2021-10-01 - 主分类号： G06F11/10 文献下载
摘要：本发明涉及一种用于生成k位数位d的N位循环冗余校验码(CRC)的电路，该码基于N次的可重构生成多项式P，该电路包括动态表，该动态表包括乘法子表(MULT)，该乘法子表按k位元素的标量值的顺序，存储由在k位上可定义的每个元素的多项式P相乘得到的乘积；除法子表(DIV)，按照k位元素的标量值的顺序，存储左移N位的每个k位元素的多项式P按欧几里德除法相除产生的商；以及一组第一多路复用器(MUX)，每个多路复用器被连接以由该除法表的各自单元来索引，以将该乘法表的与该除法表的各自的单元具有相同的秩(v)的相应单元的内容传输到该动态表的输出。
使用实时可重构生成多项式快速 crc 计算电路

[发明专利]具有正确舍入的浮点点积运算器-CN202010578649.7在审
发明人： N.布鲁尼 -专利权人： 卡雷公司
申请日： 2020-06-23 - 公布日： 2020-12-25 - 主分类号： G06F7/485 文献下载
摘要：本发明涉及一种用于点积计算的硬件运算器，包括多个乘法器(10)，每个乘法器接收以第一精度格式(fp16)编码的浮点数格式的两个被乘数(a，b)；与每个乘法器相关联的对准电路(12)，被配置为基于相应被乘数的指数，将乘法的结果转换成具有足够位数(80)以覆盖乘法的整个动态范围的相应固定点数；以及多加法器(30)，被配置为将乘法器提供的固定点数无损失地相加，提供固定点数的格式的和。
具有正确浮点运算器

[发明专利]具有正确舍入的混合精度浮点数的融合乘加运算器-CN202010580549.8在审
发明人： N.布鲁尼 -专利权人： 卡雷公司
申请日： 2020-06-23 - 公布日： 2020-12-25 - 主分类号： G06F7/485 文献下载
摘要：本发明涉及融合乘加硬件运算器包括：乘法器，接收作为以第一精度格式编码的浮点数的两个被乘数；与乘法器相关的对准电路，配置为基于被乘数的指数，将乘法结果转换成具有足够位数以覆盖乘法的整个动态范围的第一固定点数；以及加法器，配置为将第一固定点数和加法操作数相加。加法操作数是以具有比第一精度格式更高精度的第二精度格式编码的浮点数，且运算器包括与加法操作数相关的对准电路，其被配置为基于加法操作数的指数，将加法操作数转换为相对于加法操作数的动态范围的减小的动态范围的第二固定点数，第二固定点数的位数等于第一固定点数的位数在两侧至少扩展了加法操作数的尾数大小；并且加法器配置为无损失地将第一和第二固定点数相加。
具有正确混合精度浮点融合运算器

[发明专利]用于在处理资源之间调度网络帧的方法-CN201510973985.0有效
发明人： P·库弗特;M·雷布津斯卡;S·马里琼;Y·卡莱姆卡里安;B·甘尼;A·布兰佩 -专利权人： 卡雷公司
申请日： 2015-11-06 - 公布日： 2020-10-27 - 主分类号： H04L1/00 文献下载
摘要：本发明涉及一种处理到达网络接口上的数据帧的方法，包括在所述网络接口中实现的以下步骤：存储一组目标位置(tgtPOS)，所述位置是期望描述子帧(ETH_TYPE)的至少一个参数和描述客户端‑服务器会话的参数(SRC_IP，DST_IP)的帧中的位置；存储用于子帧参数的期望值(xpVAL)；接收当前帧，并将在所述子帧参数的位置接收的值(xtVAL)和期望值相比较；如果相等，则根据在会话参数的位置接收的值计算索引(IDX)；以及将当前帧路由到与所述索引关联的处理资源。
用于处理资源之间调度网络方法

[发明专利]可配置的处理器间同步系统-CN201911353795.3在审
发明人： B.杜蓬特德丁奇恩;A.奥蒂诺特;V.雷 -专利权人： 卡雷公司
申请日： 2019-12-25 - 公布日： 2020-07-07 - 主分类号： G06F15/173 文献下载
摘要：本发明涉及一种处理器间同步系统，包括多个处理器(PE)；连接链中的处理器的多个单向通知行(FN，BN)；在每个处理器(PEi)中：同步寄存器(FE)，其具有分别与通知行相关联的位，同步寄存器(FE)被连接以记录由上游处理器(PEi‑1)传播的上游通知行(FNin)的相应状态，以及门(12)，其由配置寄存器(FM)控制以将下游通知行(FNout)上的上游通知行(FNin)的状态传播到下游处理器(PEi+1)。
配置处理器同步系统

[发明专利]分块矩阵乘法运算系统-CN201911323478.7在审
发明人： B.杜蓬特德丁奇恩;J.勒迈尔;N.布鲁尼 -专利权人： 卡雷公司
申请日： 2019-12-20 - 公布日： 2020-06-30 - 主分类号： G06F17/16 文献下载
摘要：一种分块矩阵乘法运算系统，涉及一种处理器，其包括：N位数据总线，被配置为访问存储器；中央处理单元CPU，被连接到数据总线；协处理器，被耦合到CPU，该协处理器包括具有N位寄存器(V)的寄存器文件；CPU中的指令处理单元，被配置为响应于由CPU接收到的负载分散机器指令，读取对存储器地址的访问，并将对数据总线上呈现的对应的N位字(W)的处理委托给协处理器；和协处理器中的寄存器控制单元，由CPU响应于负载分散指令而被配置为将数据总线上呈现的字(W)划分成K个分段，并将该K个分段写入K个相应寄存器(V0‑V3)中的相同位置，该位置和寄存器由负载分散指令指定。
分块矩阵乘法运算系统

[发明专利]处理单元之间的硬件同步屏障-CN201510455336.1有效
发明人： B·杜邦德戴恩钦;T·钱普塞克斯;P·吉龙尼特德马萨斯 -专利权人： 卡雷公司
申请日： 2015-05-22 - 公布日： 2020-06-09 - 主分类号： G06F9/52 文献下载
摘要：一种用于同步多个处理单元的方法，包括如下步骤：配置目标处理单元中的同步寄存器，以使得其内容仅由写入所述同步寄存器的字中设置的比特覆写；给每一个处理单元分配所述同步寄存器的不同比特位置；在每一个处理单元中执行程序线程；当当前处理单元的程序线程到达同步点时，在所述目标处理单元的同步寄存器内写入字，在所述字中设置分配给所述当前处理单元的比特位置，以及挂起所述程序线程；以及当在所述同步寄存器中设置分配给所述处理单元的所有比特时，恢复所述所挂起程序线程。
处理单元之间硬件同步屏障

[发明专利]使用显式寄存器的位矩阵乘法运算-CN201510409813.0有效
发明人： B·杜邦德戴恩钦;M·赖布齐恩斯卡 -专利权人： 卡雷公司
申请日： 2015-05-22 - 公布日： 2020-04-14 - 主分类号： G06F17/16 文献下载
摘要：本发明涉及一种处理器，在其指令集中包括位矩阵乘法指令(sbmm)，具有第一双精度操作数(A)，表示要相乘的第一矩阵；第二操作数(B)，明确指定任意两个单精度工作寄存器，所述两个单精度工作寄存器的联合内容表示待相乘的第二矩阵；以及目的参数(C)，明确指定任意两个单精度工作寄存器，用于联合包含表示乘法运算结果的矩阵。
使用寄存器矩阵乘法运算

[发明专利]处理器间同步系统-CN201510528012.6有效
发明人： B·杜邦德戴恩钦;V·雷 -专利权人： 卡雷公司
申请日： 2015-05-21 - 公布日： 2019-12-10 - 主分类号： G06F9/38 文献下载
摘要：一种利用点对点链路的处理器间同步方法，包括步骤：在一源处理器(PE1)和一目标处理器(PE2)之间定义一点对点同步通道；在该源处理器中执行期望与该同步通道相关联的一通知的一等待命令(WAIT)，其中该等待命令被设计用于停止该源处理器直到接收到通知；在该目标处理器(PE2)中执行一通知命令(NOTIFY)，该通知命令被设计用于通过该点对点链路传送由该源处理器(PE1)期望的通知；在该目标处理器(PE2)执行期望与该同步通道相关联的一通知的一等待命令(WAIT)，其中该等待命令被设计用于停止该目标处理器直到接收到通知；以及在该源处理器(PE1)中执行一通知命令(NOTIFY)，该通知命令被设计用于通过该点对点链路传送由该目标处理器(PE2)期望的通知。
处理器同步系统

[发明专利]可扩展的片上网络-CN201210392549.0有效
发明人： M·哈兰德 -专利权人： 卡雷公司
申请日： 2012-08-23 - 公布日： 2013-04-03 - 主分类号： G06F15/78 文献下载
摘要：一种集成电路包括排列成阵列的计算节点；与计算节点互连的环面拓扑片上网络；以及在阵列的每一行或列的每个末端处并被插入到两个计算节点之间的网络链接的网络扩展单元。该扩展单元具有建立两个相应计算节点间的网络链接的连续性的普通模式，和将网络链接分成可从集成电路外部访问的两个独立片段的扩展模式。
扩展网络

[发明专利]片上网络的输入/输出节点-CN201010275232.X有效
发明人：米歇尔·哈兰德 -专利权人： 卡雷公司
申请日： 2010-09-06 - 公布日： 2011-04-13 - 主分类号： H04L12/56 文献下载
摘要：本发明涉及一种环形网络，包括：基础架构路由器的矩阵，每一个基础架构路由器与属于相同行的两个其它路由器和属于相同列的两个其它路由器连接；以及输入/输出路由器，每一个输入/输出路由器通过两个内部输入端与属于相同行或相同列的两个其它路由器连接，并且包含将数据供应给网络的外部输入端。每个输入/输出路由器没有用于它的内部输入端的队列，且包含指定给它受判优器管理的外部输入端的队列，所述判优器被配置成也管理与所述输入/输出路由器连接的基础架构路由器的队列。
网络输入输出节点

[发明专利]具有服务质量的片上网络-CN201010242565.2有效
发明人：米歇尔·哈兰德;伊维斯·杜兰德 -专利权人： 卡雷公司
申请日： 2010-07-29 - 公布日： 2011-03-23 - 主分类号： H04L12/56 文献下载
摘要：本发明涉及一种在网格状网络中限制通信的吞吐量的方法，包含如下步骤：将固定路径分配给有可能建立在网络上的通信；识别有可能采用网格区段的通信；将相应吞吐量份额分配给识别的通信，以便这些份额之和小于或等于所述区段的额定吞吐量；以及在网络的输入端上测量每个通信的吞吐量，当达到它的份额时，中止通信。
具有服务质量网络

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