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[发明专利]一种半导体器件的形成方法-CN202310325000.8在审
发明人：顾文斌;卓明川;陈宏 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2023-03-29 - 公布日： 2023-07-07 - 主分类号： H01L21/762 文献下载
摘要：本发明提供一种半导体器件的形成方法，通过在所述第一区域的半导体衬底中形成第一浅沟槽隔离结构，在第二区域中形成第二浅沟槽隔离结构，第一浅沟槽隔离结构的上表面和第二浅沟槽隔离结构的上表面齐平，且均位于半导体衬底的表面上方，可以提高第二区域的第二浅沟槽隔离结构的最终高度，使得其最终不低于ACT区域，避免了产生低压器件半导体器件失效风险；通过专门的刻蚀工艺降低第一浅沟槽隔离结构的高度，在后续在第一区域形成栅极时不会在第一浅沟槽隔离结构外周出现残留多晶硅问题，不会发生半导体器件异常的问题，该步骤没有增加光罩，即基本没有增加工艺成本，平衡了高压区的第一浅沟槽隔离结构的最终高度和低压区的第二浅沟槽隔离结构的最终高度。
一种半导体器件形成方法

[发明专利]一种ESD版图结构-CN202310325690.7在审
发明人：顾文斌;陈宏;卓明川 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2023-03-29 - 公布日： 2023-07-07 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种ESD版图结构，包括形成于半导体衬底中的漏极、源极和体区，以及位于所述半导体衬底上的栅极，所述栅极位于所述源极和漏极之间，所述源极和体区相邻且接触设置，且所述体区位于所述源极远离所述栅极一侧上；其中，所述体区包括至少两个沿所述体区的长度方向线性排列的体区段，所有所述体区段间隔设置；或者所述体区包括多个第一图形和多个第二图形，相邻两个所述第一图形之间均设置有一个所述第二图形，所述第二图形的宽度大于所述第一图形的宽度，可以改善工艺过程中体区长条状掩膜光阻倒掉并出现peeling(脱落)现象，从而使得掩模光阻无法阻挡N型离子注入，对半导体器件造成了影响。
一种 esd 版图结构

[发明专利]半导体器件及其制作方法-CN202310091642.6在审
发明人： 卓明川;陈宏;顾文斌;曹秀亮;曹子贵 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2023-01-31 - 公布日： 2023-07-04 - 主分类号： H01L21/48 文献下载
摘要：本发明提供一种半导体器件及其制作方法，在形成钝化层之前，先在顶层金属层上形成由第一氧化层、氮化层及第二氧化层组成的顶层金属介质层，并通过平坦化工艺使顶层金属层的顶表面上的顶层金属介质层的厚度具有一定的均匀性，进而后续形成在顶层金属层顶表面的钝化层的分布均匀。相比现有技术，本发明在刻蚀钝化层和顶层金属介质层的过程中，刻蚀较为均匀，不会出现部分区域过刻蚀的情况，避免了过刻蚀损伤顶层金属层，进而避免等离子体损伤，并降低电弧放电损伤衬底的几率，提高器件的可靠性。
半导体器件及其制作方法

[发明专利]半导体器件及其制造方法和刻蚀方法-CN202310320098.8在审
发明人：严强生;卓明川;陈宏 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2023-03-29 - 公布日： 2023-06-06 - 主分类号： H01L23/31 文献下载
摘要：本发明提供了一种半导体器件及其制造方法和刻蚀方法。所述半导体器件包括衬底、顶部金属层和钝化层；所述顶部金属层设置于所述衬底的表面；所述钝化层覆盖所述顶部金属层及其周围的衬底，所述钝化层包括自下而上的第一介质层、刻蚀停止层、第二介质层和硬掩模层，所述第一介质层和所述第二介质层的材料相同，所述刻蚀停止层和所述硬掩模层的材料与所述第一介质层的材料不同。本发明通过制备包含第一介质层、刻蚀停止层、第二介质层和硬掩模层的钝化层，利用不同材料具有的刻蚀速率不同的特性确保了后续金属互连工艺的顺利进行，减少或避免顶部金属层在钝化层的刻蚀过程中受到等离子体损伤，提高了半导体器件的产量和良率。
半导体器件及其制造方法刻蚀

[发明专利]一种半导体器件的形成方法-CN202310323003.8在审
发明人：顾文斌;卓明川;陈宏 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2023-03-29 - 公布日： 2023-06-02 - 主分类号： H01L21/768 文献下载
摘要：本发明提供一种半导体器件的形成方法，包括以下步骤：提供半导体衬底，半导体衬底中形成有互连结构，半导体衬底的表面暴露出互连结构的顶层金属层，在半导体衬底上形成有钝化层，钝化层覆盖顶层金属层和半导体衬底；在钝化层上形成图形化的光刻胶层，图形化的光刻胶层在顶层金属层上方形成有开口；固化处理光刻胶层；以图形化的光刻胶层为掩模，在开口处刻蚀钝化层，以暴露出顶层金属层，并形成通孔，剩余的光刻胶层还覆盖开口外侧的钝化层。本发明的半导体器件的形成方法经过固化处理后的光刻胶层的刻蚀速率明显小于现有技术的刻蚀速率，有效保护了钝化层避免受到损坏。
一种半导体器件形成方法

[发明专利]一种半导体器件的制备方法-CN202111545321.6在审
发明人： 卓明川;陈宏;曹秀亮;刘张李 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2021-12-16 - 公布日： 2022-04-29 - 主分类号： H01L21/77 文献下载
摘要：本发明提供一种半导体器件的制备方法，包括：提供衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底内形成有源区和漏区；在所述衬底上形成第一介质层，所述第一介质层覆盖所述衬底及所述栅极结构；在所述第一介质层上形成顶层金属层，且所述顶层金属层与所述栅极结构、所述源区和所述漏区电连接；在所述第一介质层及所述顶层金属层上顺形地形成第二介质层；刻蚀所述顶层金属层上方的所述第二介质层的部分厚度，并对所述第二介质层进行平坦化工艺，通过刻蚀工艺均匀所述第二介质层的形状，进而对所述第二介质层的研磨速度，避免所述顶层金属层收集等离子体沉积过程中产生的游离电荷而导致的等离子损伤及漏电问题。
一种半导体器件制备方法

[发明专利]一种半导体器件的制备方法-CN202111547663.1在审
发明人： 卓明川;陈宏;曹秀亮;张昊 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2021-12-16 - 公布日： 2022-03-25 - 主分类号： H01L21/77 文献下载
摘要：本发明提供一种半导体器件的制备方法，包括：提供衬底，所述衬底上形成有栅极结构；在衬底上形成介质层，所述介质层覆盖所述栅极结构及所述衬底，所述介质层内形成有金属互联结构；对所述介质层进行紫外光照射，利用紫外光提供的能量修复所述介质层的离子损伤，进而改善半导体器件由于等离子损伤造成的漏电问题。
一种半导体器件制备方法

[发明专利]半导体器件及其制造方法-CN202111149716.4在审
发明人：陈宏;曹秀亮;刘张李;卓明川 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2021-09-29 - 公布日： 2022-02-01 - 主分类号： H01L21/48 文献下载
摘要：本发明提供一种半导体器件及其制造方法，在所述的半导体器件的制造方法中，在形成钝化层之前，先形成覆盖金属层的侧壁的侧墙层，所述侧墙层可以保护金属层的侧壁，避免金属层的侧壁损伤，同时，所述侧墙层还可起到支撑所述金属层的作用，避免金属层在高温环境下发生倾斜。在形成侧墙层之后，形成钝化层，所述钝化层覆盖所述侧墙层、所述金属层的顶表面及所述衬底，由于所述金属层的侧壁上已形成有侧墙层，故在形成钝化层时，可按照金属层的顶表面所需的钝化层的厚度来形成钝化层，由此在形成钝化层以后，无需对钝化层进行减薄，金属层顶表面的钝化层的分布较为均匀，在刻蚀钝化层时，过刻蚀量较少，可避免等离子体损伤，提高器件的可靠性。
半导体器件及其制造方法

[发明专利]半导体器件及其设计版图-CN202110545949.X在审
发明人：刘冲;卓明川;曹秀亮;伍思昕;金晓亮 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2021-05-19 - 公布日： 2021-08-17 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种半导体器件及其设计版图，半导体器件的设计版图包括衬底和栅极，所述衬底包括有源区和隔离区，所述有源区包括垂直交错的第一有源分区和第二有源分区，所述第一有源分区的宽度为有源区的设计特征尺寸，第一有源分区将第二有源分区切断，且第二有源分区与第一有源分区之间的距离为一设定值；所述栅极设置于所述第一有源分区两侧的衬底上，且所述栅极与所述第一有源分区之间存在一设定距离。本发明中第一有源分区切断的第二有源分区在光刻后会形成连续的第二有源分区，以使光刻后有源区的光刻特征尺寸更接近有源区的设计特征尺寸，减少或避免因光刻特征尺寸过大导致的有源区和栅极连通，从而避免半导体器件漏电。
半导体器件及其设计版图

[发明专利]半导体器件的制造方法-CN202110488663.2在审
发明人：严强生;卓明川;刘冲;陈宏 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2021-04-27 - 公布日： 2021-07-30 - 主分类号： H01L21/336 文献下载
摘要：本发明提供了一种半导体器件的制造方法，包括提供衬底，所述衬底内形成有沟槽，所述衬底的表面和所述沟槽的侧壁及底部依次形成有场氧化层和第一介质层，衬底表面的场氧化层和第一介质层之间形成有研磨停止层，沟槽内形成有屏蔽栅；采用湿法刻蚀工艺去除部分场氧化层和部分所述第一介质层，以暴露屏蔽栅的上表面及部分侧壁；去除部分研磨停止层，以暴露沟槽两侧的部分衬底的表面。本发明通过刻蚀部分研磨停止层暴露并消除湿法刻蚀场氧化层过程中形成的空洞，减少或避免空洞在后续工艺中对半导体器件的性能产生影响。此外，本发明在空洞所在区域的衬底表面及沟槽侧壁的部分场氧化层上形成保护层，避免衬底在后续工艺中受到损伤。
半导体器件制造方法

[发明专利]CMP研磨方法-CN201910698610.6有效
发明人：刘冲;李儒兴;吴继科;卓明川;曹秀亮 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-07-31 - 公布日： 2021-07-02 - 主分类号： B24B37/04 文献下载
摘要：本发明提供的一种CMP研磨方法包括以下步骤：提供一待研磨晶圆，所述待研磨晶圆包括中心区域和边缘区域，中心区域位于边缘区域内侧；测量待研磨晶圆的中心区域和边缘区域的膜厚；对待研磨晶圆执行第一次研磨工艺，第一次研磨工艺满足：A＞B；其中，A为中心区域和边缘区域的膜厚较大者的研磨去除率，B为中心区域和边缘区域的膜厚较小者的研磨去除率；对待研磨晶圆执行第二次研磨工艺，第二次研磨工艺满足：C＞D，C＜A，D＜B；其中，C为中心区域和边缘区域的膜厚较小者的研磨去除率，D为中心区域和边缘区域的膜厚较大者的研磨去除率，以改善了研磨后薄膜厚度的均一性，从而解决了由于研磨后薄膜厚度的均一性较差引起的金属剥离等问题。
cmp 研磨方法

[发明专利]半导体器件的制造方法-CN202110265071.4在审
发明人： 卓明川;曹秀亮;高学 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2021-03-09 - 公布日： 2021-06-04 - 主分类号： H01L21/336 文献下载
摘要：本发明提供了一种半导体器件的制造方法，包括：提供衬底，所述衬底内形成有沟槽，所述沟槽的侧壁和底部形成有场氧化层，所述沟槽内填充有电极连接层，所述场氧化层在所述沟槽的开口处靠近所述电极连接层的位置处形成有凹陷；在所述衬底上形成保护层，以使所述保护层完全填充所述凹陷；以及，去除部分所述保护层，使所述沟槽内的所述保护层、所述场氧化层及所述电极连接层与所述衬底的表面齐平。本发明在形成有电极连接层的沟槽上形成保护层，以填充场氧化层在湿法刻蚀过程中形成的凹陷，避免了后续工艺中多晶硅在所述凹陷中的残留，进而避免了残留的多晶硅与所述电极连接层发生短接而导致的器件漏电或短路，提高了所述半导体器件的性能。
半导体器件制造方法

[发明专利]导电互连结构的制作方法-CN201911368164.9在审
发明人： 卓明川;曹秀亮;刘冲 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-12-26 - 公布日： 2020-05-08 - 主分类号： H01L21/768 文献下载
摘要：本发明提供了一种导电互连结构的制作方法，包括：提供一衬底，所述衬底上依次形成有介质层、导电层及光刻胶层，其中，所述介质层中形成有与所述导电层相连的导电插塞；执行光刻工艺以得到图案化的光刻胶层；刻蚀所述导电层以得到导电互连线，其中，所述导电互连线与所述导电插塞构成导电互连结构；采用灰化工艺处理所述图案化的光刻胶层并执行湿法清洗工艺以去除图案化的光刻胶层；执行除湿工艺。在制造导电互连结构的过程中增加一道除湿工艺，可以有效去除导电互连结构中残留的清洗溶液，从而避免清洗溶液与导电插塞发生电化学反应，避免了导电插塞或者导电插塞与导电层连接的位置产生断路风险的问题。
导电互连结构制作方法

[发明专利]半导体器件的测试方法-CN201410081201.9有效
发明人：张海福;王立斌;舒畅;卓明川 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2014-03-06 - 公布日： 2014-05-28 - 主分类号： G01N27/24 文献下载
摘要：一种半导体器件的测试方法，包括：提供半导体器件，所述半导体器件包括：半导体衬底；位于所述半导体衬底上的金属图案，所述金属图案包括第一电极和第二电极；位于所述半导体衬底上所述第一电极和所述第二电极之间的介电层；提供所述第一电极和所述第二电极之间的电容标准值，并检测所述第一电极和所述第二电极之间的电容真实值；当所述电容真实值与所述电容标准值的差值的绝对值与所述电容标准值之间的比值大于阈值时，判断所述介电层中存在空气间隙。本发明可以以低成本、高效率、无破坏性地对所有的半导体器件进行介电层中空气间隙的准确检测。
半导体器件测试方法

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