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[发明专利]半导体装置及其制造方法-CN200580049871.1有效
发明人：堤智彦;江间泰示;儿屿秀之;姊崎彻 -专利权人：富士通株式会社
申请日： 2005-05-23 - 公布日： 2008-05-14 - 主分类号： H01L21/8234 文献下载
摘要：本发明包括：第一MIS晶体管，其具有栅极绝缘膜92、形成于栅极绝缘膜92上的栅电极108、源极/漏极区域154；第二MIS晶体管，其具有比栅极绝缘膜92厚的栅极绝缘膜96、形成于栅极绝缘膜96上的栅电极108、源极/漏极区域154、连接源极/漏极区域154而形成的镇流电阻120；硅化金属阻止区绝缘膜146，其隔着比栅极绝缘膜96薄的绝缘膜92形成于镇流电阻120上；硅化物膜156，其形成于源极/漏极区域上。
半导体装置及其制造方法

[发明专利]半导体器件及其制造方法-CN200710103912.1有效
发明人：小川裕之;儿屿秀之;江间泰示 -专利权人：富士通株式会社
申请日： 2007-05-15 - 公布日： 2008-03-05 - 主分类号： H01L21/8247 文献下载
摘要：本发明提供一种半导体器件及其制造方法。该半导体器件包括：第一区，其中形成包括叠层结构栅极的晶体管；第二区，其中形成包括单层结构栅极的晶体管；以及第三区，位于第一区与第二区之间的边界部分中。该方法包括：沉积第一导电膜，图案化第一区和第三区中的第一导电膜以使得其外部边缘位于第三区中，沉积第二导电膜，图案化第二导电膜以在第一区中形成控制栅同时保留第二导电膜，以使得第二导电膜覆盖第二区并使得其内部边缘位于第一导电膜的外部边缘的内侧，以及图案化第二区中的第二导电膜以形成栅极。
半导体器件及其制造方法

[发明专利]半导体器件的制造方法-CN200510079595.5有效
发明人：堤智彦;江间泰示;儿屿秀之;姊崎彻 -专利权人：富士通株式会社
申请日： 2005-06-23 - 公布日： 2006-08-09 - 主分类号： H01L21/822 文献下载
摘要：本发明提供半导体器件的制造方法。紧接在除去抗蚀图案之后，通过例如热CVD方法，聚集作为绝缘膜的二氧化硅膜以覆盖包括电阻元件的表面的硅衬底的整个表面。该二氧化硅膜被处理，以同时形成在该电阻元件上的硅化物块、以及各个晶体管的栅极等的两侧面处的侧壁间隔物。
半导体器件制造方法

[发明专利]抑制铜迁移的半导体器件-CN200510052633.8有效
发明人： 儿屿秀之 -专利权人：富士通株式会社
申请日： 2005-03-07 - 公布日： 2006-05-03 - 主分类号： H01L27/04 文献下载
摘要：一种抑制铜迁移的半导体器件，具有：半导体衬底；多个电路区域，形成于半导体衬底上，该电路区域包括在多个供应电压下驱动的电路；一个或多个层间绝缘膜，形成于半导体衬底之上；铜布线，掩埋于一个或多个层间绝缘膜中，同一层的相邻布线之间的最小布线间隔被设定为，由于作用的电压差所造成的相邻布线之间的电场为0.4MV/cm或以下；以及铜扩散预防膜，形成于层间绝缘膜上，覆盖铜布线的上表面。基于新发现的布线故障率与时间有关的知识，提供了一种半导体器件，其具有能够实现长期高可靠性的铜布线。
抑制迁移半导体器件

[发明专利]半导体存储器件与半导体器件组-CN200410097323.3有效
发明人：姊崎彻;堤智彦;荒谷达次;儿屿秀之;江间泰示 -专利权人：富士通株式会社
申请日： 2004-11-26 - 公布日： 2006-01-25 - 主分类号： H01L27/10 文献下载
摘要：一种半导体存储器件包括：第一CMOS倒相器、第二CMOS倒相器、第一传输晶体管和第二传输晶体管，其中第一和第二传输晶体管分别形成于由器件隔离区域在半导体器件上限定的第一和第二器件区域中，从而彼此平行延伸，第一传输晶体管在第一器件区域上的第一位接触区域处与第一位线相接触，第二传输晶体管在第二器件区域上的第二位接触区域处与第二位线相接触，其中第一位接触区域形成于第一器件区域中，使得第一位接触区域的中心朝向第二器件区域偏移，并且其中第二位接触区域形成于第二器件区域中，使得第二位接触区域的中心朝向第一器件区域偏移。
半导体存储器件半导体器件

[发明专利]半导体装置组及其制造方法、半导体装置及其制造方法-CN200410086177.4有效
发明人：江间泰示;儿屿秀之;姊崎彻;中川进一 -专利权人：富士通株式会社
申请日： 2004-10-22 - 公布日： 2005-04-27 - 主分类号： H01L27/10 文献下载
摘要：一种半导体装置组及其制造方法，能优先开发不混装非易失性存储器工艺技术，同时在不混装非易失性存储器的半导体装置和混装非易失性存储器的半导体装置间可使用公共设计宏。半导体装置组包括：包含第一设计宏和非易失性存储器的第一半导体装置；包含与第一设计宏有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，第一设计宏有在第一半导体基板形成的第一活性区域和第一元件分离区域，第二设计宏有在第二半导体基板形成的第二活性区域和第二元件分离区域，第一活性区域截面上端部的曲率半径大于第二活性区域截面上端部的曲率半径，第一活性区域表面与第一元件分离区域表面的高差大于第二活性区域表面与第二元件分离区域表面的高差。
半导体装置及其制造方法