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[发明专利]制造半导体器件的方法和半导体器件-CN201911052164.8有效
发明人：彭成毅;陈文园;谢文兴;许一如;何炯煦;李松柏;田博仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-10-31 - 公布日： 2023-01-06 - 主分类号： H01L21/8234 文献下载
摘要：一种制造半导体器件的方法，在半导体衬底上方形成多个鳍结构。鳍结构沿着第一方向延伸并且在与第一方向交叉的第二方向上布置。在鳍结构上方形成在第二方向上延伸的多个牺牲栅极结构。在相邻的牺牲栅极结构之间的多个鳍结构上方形成层间介电层。通过沿着第二方向形成栅极端部间隔，将牺牲栅极结构切割成多个牺牲栅极结构。通过用两种或多种介电材料填充栅极端部间隔来形成栅极分隔插塞。两种或多种介电材料包括第一层和形成在第一层上的第二层，并且第二层的介电常数小于第一层的介电常数。本发明的实施例还涉及半导体器件。
制造半导体器件方法

[发明专利]半导体装置结构-CN202210115826.7在审
发明人：王志庆;陈文园;苏俊鐘;何炯煦;谢文兴;程冠伦;吴忠纬;吴志强 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-02-07 - 公布日： 2022-11-08 - 主分类号： H01L21/8234 文献下载
摘要：一种半导体装置结构包括介电层；与介电层接触的第一源极/漏极特征，其中第一源极/漏极特征包含第一侧壁；及与介电层接触且相邻于第一源极/漏极特征的第二源极/漏极特征，其中第二源极/漏极特征包含第二侧壁。结构亦包括布置在介电层上方且在第一侧壁与第二侧壁之间的绝缘层，其中绝缘层包含面向第一侧壁的第一表面、面向第二侧壁的第二表面、连接第一表面及第二表面的第三表面、及与第三表面相对的第四表面。结构包括布置在第一侧壁与第一表面之间的密封材料，其中密封材料、第一侧壁、第一表面、及介电层裸露于气隙。
半导体装置结构

[发明专利]集成电路器件网表生成方法及其布局图生成方法和系统-CN201910367120.8有效
发明人：苏哿颖;何炯煦;苏哿暐;陈两仪;谢文兴;赖文科;郭耿华;吕国培;张修状;吴泽铭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-05-05 - 公布日： 2022-10-18 - 主分类号： G06F30/392 文献下载
摘要：一种生成IC器件的网表的方法包括：提取所述IC器件的栅极区的尺寸，所述尺寸包括：栅极区的宽度，所述宽度至少从有源区的第一边缘延伸至所述有源区的第二边缘；以及从所述宽度的第一末端至沿着所述宽度定位的栅极通孔的距离。接收对应于所述栅极区的第一栅极电阻值，基于所述距离和所述宽度确定第二栅极电阻值；以及基于所述第一栅极电阻值和所述第二栅极电阻值更新所述网表。本发明的实施例还提供了集成电路器件布局图生成方法和系统。
集成电路器件生成方法及其布局系统

[发明专利]集成电路装置-CN202210285949.5在审
发明人：王志庆;杨崇巽;何炯煦;谢文兴;吴忠纬;吴志强 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-03-22 - 公布日： 2022-08-30 - 主分类号： H01L21/8234 文献下载
摘要：公开一种集成电路装置。装置包含设置在基底上方的第一通道层、设置在第一通道层上方的第二通道层、以及围绕第一通道层和第二通道层的栅极堆叠。源极/漏极部件设置成邻近第一通道层、第二通道层和栅极堆叠。源极/漏极部件设置在第一通道层的多个第一刻面和第二通道层的多个第二刻面上方。第一刻面和第二刻面具有(111)结晶取向。内间隔物设置在栅极堆叠和源极/漏极部件之间以及第一通道层和第二通道层之间。硅化物部件设置在源极/漏极部件上方。硅化物部件朝向基底延伸到源极/漏极部件中至第一通道层的深度。
集成电路装置

[发明专利]半导体装置结构-CN202110856150.2在审
发明人：王志庆;谢文兴;何炯煦;陈文园;苏佳莹;吴忠纬;吴志强 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-07-28 - 公布日： 2022-04-12 - 主分类号： H01L27/088 文献下载
摘要：本发明实施例提供一种半导体装置结构。半导体装置结构包括：第一通道层，其具有第一表面与第二表面，以及第二通道层，其具有相对的第一表面与第二表面，且第一通道层与第二通道层的组成为第一材料。结构亦包括第一掺质抑制层，接触第一通道层的第二表面，以及第二掺质抑制层平行于第一掺质抑制层。第二掺质抑制层接触第二通道层的第一表面，且第一掺质抑制层与第二掺质抑制层各自包含碳或氟。结构还包括栅极介电层，接触第一掺质抑制层、第二掺质抑制层与第一通道层的第一表面，以及栅极层，位于栅极介电层上。
半导体装置结构

[发明专利]半导体装置的制造方法-CN202110660108.3在审
发明人：王志庆;杨崇巽;何炯煦;谢文兴;程冠伦;吴忠纬;吴志强 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-06-15 - 公布日： 2021-10-22 - 主分类号： H01L21/8234 文献下载
摘要：本发明实施例提供半导体装置的制造方法。上述方法包含形成具有交互堆叠的多个第一半导体层与多个第二半导体层的鳍片结构；形成牺牲栅极结构于鳍片结构上方；以及蚀刻源极/漏极(S/D)区，从而形成暴露出至少一个第二半导体层的开口。上述方法也包含通过开口布植蚀刻速率修饰物种于至少一个第二半导体层中，从而形成至少一个第二半导体层的布植部分。上述方法还包含选择性蚀刻至少一个第二半导体层的布植部分；凹蚀暴露于开口中的所述第一半导体层的端部；以及于开口中形成源极/漏极(S/D)外延层。
半导体装置制造方法

[发明专利]半导体器件及其制造方法-CN202110586516.9在审
发明人：王志庆;何炯煦;谢文兴;程冠伦;吴忠纬;吴志强 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-05-27 - 公布日： 2021-09-10 - 主分类号： H01L21/8234 文献下载
摘要：制造半导体器件的方法包括：形成其中交替堆叠第一半导体层和第二半导体层的鳍结构；在鳍结构上方形成牺牲栅极结构；蚀刻鳍结构的未由牺牲栅极结构覆盖的源极/漏极(S/D)区域，从而形成S/D间隔；通过S/D间隔横向蚀刻第一半导体层，从而形成凹槽；在凹槽中、在蚀刻的第一半导体层上形成第一绝缘层；在形成第一绝缘层之后，在凹槽中、在第一绝缘层上形成第二绝缘层，其中，第二绝缘层的介电常数小于第一绝缘层的介电常数；以及在S/D间隔中形成S/D外延层，其中，第二绝缘层与S/D外延层接触。本申请的实施例还涉及半导体器件。
半导体器件及其制造方法

[发明专利]半导体器件及其制造方法-CN202110572228.8在审
发明人：王志庆;何炯煦;谢文兴;程冠伦;吴志强 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-05-25 - 公布日： 2021-09-07 - 主分类号： H01L29/78 文献下载
摘要：本文公开了多栅极器件及其制造方法。示范性器件包括沟道层、第一源极/漏极部件、第二源极/漏极部件和金属栅极。沟道层具有第一水平段、第二水平段和连接第一水平段和第二水平段的垂直段。第一水平段和第二水平段沿着第一方向延伸，并且垂直段沿着第二方向延伸。垂直段具有沿着第一方向的宽度和沿着第二方向的厚度，并且厚度大于宽度。沟道层沿着第三方向在第一源极/漏极部件和第二源极/漏极部件之间延伸。金属栅极包裹沟道层。在一些实施例中，第一水平段和第二水平段是纳米片。本发明的实施例还涉及半导体器件及其制造方法。
半导体器件及其制造方法

[发明专利]半导体结构和形成半导体器件的方法-CN201710950405.5有效
发明人：江宏礼;黄思维;魏焕昇;何炯煦;叶致锴;谢文兴;吴忠政;杨育佳 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-10-13 - 公布日： 2020-09-18 - 主分类号： H01L21/336 文献下载
摘要：半导体结构包括与多个第二半导体层交错的多个第一半导体层。第一半导体层和第二半导体层具有不同的材料组分。在最上第一半导体层上方形成伪栅极堆叠件。实施第一蚀刻工艺以去除未设置在伪栅极堆叠件下面的第二半导体层的部分，从而形成多个空隙。第一蚀刻工艺在第一半导体层和第二半导体层之间具有蚀刻选择性。之后，实施第二蚀刻工艺以扩大空隙。本发明的实施例还涉及用于全环栅半导体结构的阈值电压调整。
半导体结构形成半导体器件方法

[发明专利]制造半导体器件的方法和半导体器件-CN201911194501.7在审
发明人：彭成毅;谢文兴;陈文园;何炯煦;李松柏;田博仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-11-28 - 公布日： 2020-06-05 - 主分类号： H01L29/775 文献下载
摘要：半导体器件包括沟道区域、与沟道区域相邻的源极/漏极区域和源极/漏极外延层。该源极/漏极外延层包括外延形成在源极/漏极区域上的第一外延层、外延形成在第一外延层上的第二外延层和外延形成在第二外延层上的第三外延层。该第一外延层包括选自由SiAs层、SiC层和SiCP层组成的组中的至少一个。本发明的实施例还涉及制造半导体器件的方法。
制造半导体器件方法

[发明专利]串联晶体管结构及其制造方法-CN201510349959.0有效
发明人：王景祺;李建志;江典蔚;蔡庆威;王志庆;何炯煦;谢文兴 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-06-23 - 公布日： 2018-09-11 - 主分类号： H01L21/8234 文献下载
摘要：本发明提供一种串联晶体管结构，包括：第一源极、第一沟道‑漏极结构、第二沟道‑漏极结构、栅极介电层、栅极、第一漏极焊盘和第二漏极焊盘。第一源极位于衬底上方。第一沟道‑漏极结构位于第一源极上方并且包括第一源极上方的第一沟道和第一漏极。第二沟道‑漏极结构位于第一源极上方，并且基本平行于第一沟道‑漏极结构，并且包括第一源极上方的第二沟道和第二漏极。栅极介电层围绕第一沟道和第二沟道。栅极围绕栅极介电层。第一漏极焊盘位于第一漏极上方并与第一漏极接触。第二漏极焊盘位于第二漏极上方并与第二漏极接触，其中，第一漏极焊盘和第二漏极焊盘彼此分离。本发明还涉及串联晶体管结构及其制造方法。
串联晶体管结构及其制造方法

[发明专利]包括将源极区域与漏极区域互连的半导体板的半导体器件-CN201510124259.1有效
发明人：吴俊鹏;大藤彻;蔡庆威;王志豪;刘继文;汤皓玲;何炯煦;佘绍煌;谢文兴 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-03-20 - 公布日： 2018-06-15 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种半导体器件，包括衬底、第一源极/漏极(S/D)、第二S/D和半导体板单元。衬底在基本水平方向上延伸。第一S/D形成于衬底上。第二S/D设置在第一S/D之上。半导体板单元在基本垂直方向上延伸并且使第一S/D与第二S/D互连。本发明也公开了一种用于制造半导体器件的方法。本发明还涉及包括使源极和漏极互连的半导体板单元的半导体器件。本发明提供了一种半导体器件，包括衬底、第一源极/漏极(S/D)区域、第二S/D区域、以及半导体板。第一S/D区域设置在衬底上。第二S/D区域设置在第一S/D区域之上。半导体板将第一S/D区域与第二S/D区域互连并包括多个弯转。也公开了一种用于制造该半导体器件的方法。 1
半导体器件半导体板衬底互连源极/漏极区域设置基本水平漏极区域源极区域延伸漏极弯转源极制造

[发明专利]控制沟道厚度的FinFET设计-CN201210237611.9有效
发明人：吴志强;后藤贤一;谢文兴;何炯煦;王志庆;黄靖方 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-07-09 - 公布日： 2013-03-20 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了用于控制沟道厚度和阻止因小部件而产生变化的系统与方法。一种实施例包括在衬底上形成凸起的鳍状件和在所述鳍状件上方形成覆盖层。所述沟道载流子被重掺杂的鳍状件排斥，但是限制在所述覆盖层内。这形成允许对栅极更大静电控制的薄沟道。本发明还公开了一种控制沟道厚度的FinFET设计。
控制沟道厚度 finfet 设计

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