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[发明专利]一种用于构建存储阵列的双写口锁存器单元MOS电路-CN201410686592.7在审
发明人：胡向东;袁春锋;余翊 -专利权人： 上海高性能集成电路设计中心
申请日： 2015-08-04 - 公布日： 2015-07-29 - 主分类号： G11C7/10 文献下载
摘要：本发明涉及一种用于构建存储阵列的双写口锁存器单元MOS电路，包括数据写入电路和数据读出电路，所述数据写入电路，用于外部数据的写入和存储；所述数据读出电路，用于存储节点数据的读取。本发明使用静态CMOS，无需外围电路完成数据的二写一读功能，避免了因使用标准单元库锁存器单元搭建而造成逻辑量和面积翻倍的问题，也避免了因使用位单元预充、线或等动态读出电路而导致功耗上升，稳定性变差的问题。
一种用于构建存储阵列双写口锁存器单元 mos 电路

[发明专利]一种分布控制双时钟异步发送、接收模块及FIFO装置-CN201410685435.4在审
发明人：胡向东;杨剑新;颜世云 -专利权人： 上海高性能集成电路设计中心
申请日： 2014-11-25 - 公布日： 2015-04-01 - 主分类号： G06F1/12 文献下载
摘要：本发明涉及一种分布控制双时钟异步发送、接收模块及FIFO装置，本发明采用源同步方式传输写数据，发送方的时钟树无需分布到接收方模块，从而实现真正的时钟域局部化，降低物理实现的时钟树平衡开销。本发明发送方和接收方内部各设置一套读指针和写指针。两套读、写指针之间通过读、写脉冲实现“跟随”变化，FIFO判满逻辑放置在发送方，判空逻辑放置在接收方，实现分布控制。接收方和发送方之间既不需要传输读、写指针，也不需要传输同步的空满信号，只传输读脉冲和写脉冲即可，从而进一步减少了跨时钟域传输的控制信号数量。
一种分布控制时钟异步发送接收模块 fifo 装置

[发明专利]一种基于邮件的远程芯片设计系统-CN201410685473.X在审
发明人：唐培松;王智杰;丁鹤然 -专利权人： 上海高性能集成电路设计中心
申请日： 2014-11-25 - 公布日： 2015-04-01 - 主分类号： H04L12/58 文献下载
摘要：本发明涉及一种基于邮件的远程芯片设计系统，包括终端和服务端，所述终端和服务端之间通过邮件实现数据交互；所述服务端包括信息记录模块、第一信息编/解码模块、芯片设计监控模块和执行模块，所述终端包括信息处理模块、信息接收模块和第二信息编/解码模块。本发明可以有效解决实时性和安全问题，确保远程芯片设计的安全可靠。
一种基于邮件远程芯片设计系统

[发明专利]一种时钟偏斜估算方法-CN201410686559.4在审
发明人：李研;胡向东;樊喆予 -专利权人： 上海高性能集成电路设计中心
申请日： 2014-11-25 - 公布日： 2015-03-25 - 主分类号： G06F17/50 文献下载
摘要：本发明涉及一种时钟偏斜估算方法，包括以下步骤：将各级时钟网络通过仿真得到仿真时钟偏斜以及各级时钟网络器件部分和互连线部分的延迟；根据芯片内环振测试电路的测试结果分析得到工艺偏差；将各级时钟网络的仿真时钟偏斜进行叠加，并结合所述工艺偏差得到时钟偏斜估算结果。本发明解决了在为设计制定时钟偏斜时，工艺偏差考虑或悲观或乐观致使时钟偏斜准确度不高而加大设计难度的问题。
一种时钟偏斜估算方法

[发明专利]一种多核处理器时钟分布装置-CN201410686560.7在审
发明人：胡向东;王晓;张欢;柯希明;姚荣 -专利权人： 上海高性能集成电路设计中心
申请日： 2014-11-25 - 公布日： 2015-03-25 - 主分类号： G06F1/04 文献下载
摘要：本发明涉及一种多核处理器时钟分布装置，包括锁相环、时钟传输网络和处理器核心，还包括分频偏相器，所述锁相环的时钟输出端口与所述时钟传输网络的时钟输入端口连接，所述时钟传输网络的输出端口与所述分频偏相器的时钟输入端口连接，所述分频偏相器与所述多核处理器核心的时钟输入端口连接；所述锁相环用于产生系统所需工作时钟的两倍频时钟信号，所述两倍频时钟信号通过所述时钟传输网络传输至所述分频偏相器，所述两倍频时钟信号经所述分频偏相器分频后产生不同相位的处理器核心工作时钟输入至所述多核处理器核心。本发明可降低多核处理器瞬时峰值功耗。
一种多核处理器时钟分布装置

[发明专利]一种超标量微处理器中实现存储指令流水提交方法-CN201410685360.X有效
发明人：尹飞;胡向东;翁志强;路冬冬 -专利权人： 上海高性能集成电路设计中心
申请日： 2014-11-25 - 公布日： 2015-03-04 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种超标量微处理器中实现存储指令流水提交方法，本方法利用三类缓冲的自排序功能，通过改进三类缓冲间的接口协议，弱化存储指令的执行条件，加快存储指令的提交速度。通过恰当配置每个时钟周期提交的指令数量，以及每个时钟周期写一级数据缓存的存储指令数量，在执行连续的存储指令序列时，在存储地址命中一级数据缓存且具有可写权限的条件下，可实现存储指令流水提交功能，显著提高微处理器性能。
一种标量微处理器实现存储指令流水提交方法

[发明专利]一种用于软件调试的微处理器数据流地址匹配自陷装置-CN200910202018.9无效
发明人：胡向东;杨剑新;颜世云 -专利权人： 上海高性能集成电路设计中心
申请日： 2009-12-23 - 公布日： 2013-09-04 - 主分类号： G06F9/34 文献下载
摘要：本发明公开了一种微处理器数据流地址匹配自陷装置。包括一组软件可配置的数据流地址匹配控制寄存器，数据流地址匹配判断逻辑，精确断点的数据流地址匹配自陷产生逻辑和微处理器运行状态保存逻辑；其中数据流地址如果满足数据流地址匹配控制寄存器指定的条件，则产生精确断点的数据流地址自陷，处理器会保留运行状态，既便于用户程序调试，又为操作系统调试提供了有力支持；本发明支持软件指定匹配模式(相等匹配或不等匹配)，指定“待匹配地址”的类型(虚地址或物理地址)，指定“待匹配地址”的位宽(全地址或部分地址)，丰富了软件调试手段。本发明有效利用现有访存硬件逻辑实现该功能，不必明显增加硬件设计复杂度和硬件成本。
一种用于软件调试微处理器数据流地址匹配装置

[发明专利]一种分割版图的装置-CN201010610327.2有效
发明人：马艳;刘晓强 -专利权人： 上海高性能集成电路设计中心
申请日： 2010-12-23 - 公布日： 2011-08-17 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种分割版图的装置。可应用于集成电路版图设计中，解决版图无法分割，或分割会对版图中的图形和器件带来破坏的问题。本发明通过在分割边界处对版图内图形和器件进行识别，对在分割线上的图形或器件会做不可分割标志，分割时不会带来破坏，分割后的版图根据需要也可以重新合成，弥补了传统的版图分割技术上的不足。
一种分割版图装置

[发明专利]一种可实时对H-tree进行控制的微处理器门控时钟装置-CN201010610310.7无效
发明人：冯勇;潘达杉;赵信 -专利权人： 上海高性能集成电路设计中心
申请日： 2010-12-23 - 公布日： 2011-08-10 - 主分类号： G06F1/04 文献下载
摘要：本发明公开了一种可实时对H-tree进行控制的微处理器门控时钟装置，主要解决了微处理器运行时，传统门控时钟方法中门控单元之前的时钟动态功耗不能降低以及传统门控时钟方法只能在H-tree终端的驱动部件上进行细粒度门控的问题。通过在时钟树的顶端、主干或分支上分别加入该门控装置，对核心时钟、某个时钟域时钟或者某个触发器组的时钟进行控制，实现实时对微处理器动态功耗进行不同粒度的控制，达到降低微处理器动态功耗的效果，弥补了传统微处理器门控时钟设计的不足。
一种实时 tree 进行控制微处理器门控时钟装置

[发明专利]一种基于功耗库的大规模数字集成电路功耗动态评估装置-CN201010610289.0无效
发明人：田新华;姚荣;吴越 -专利权人： 上海高性能集成电路设计中心
申请日： 2010-12-23 - 公布日： 2011-08-10 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种基于功耗库的大规模数字集成电路功耗动态评估装置。该装置解决了对大规模数字集成电路功耗进行动态评估时存在的评估速度过慢，耗费时间过长的问题。该装置由功耗库构建模块和功耗评估模块组成。功耗库构建模块能为待功耗评估电路中使用的各种基本单元电路自动创建功耗模型并进行HSPICE仿真，从而为形成基本单元电路功耗库提供给功耗评估模块。功耗评估模块则通过分析电路设计过程中产生的电路门级网表、门级功能仿真波形文件、电路寄生参数提取文件，检索它所获取的基本单元电路功耗库，对电路的功耗进行动态评估。本发明的功耗动态评估装置在电路功耗动态评估过程中既保证了高的计算精度，又兼具高的计算速度。
一种基于功耗大规模数字集成电路动态评估装置

[发明专利]一种微处理器浮点部件验证装置-CN200910202019.3无效
发明人：朱英;巨鹏锦;李彦哲 -专利权人： 上海高性能集成电路设计中心
申请日： 2009-12-23 - 公布日： 2010-09-22 - 主分类号： G06F11/26 文献下载
摘要：本发明公开了一种处理器浮点验证装置，包括浮点验证激励随机生成器，浮点汇编指令，浮点参考模型，结果比较模块，其特点是运行于整数部件的浮点参考模型，以及处理器FPGA验证平台。所述浮点验证激励随机生成器快速生成符合用户要求的随机浮点数据与浮点控制信息，所述浮点汇编指令由该处理器的FPGA实物原型上浮点部件进行浮点运算，通过参考模型与浮点汇编指令各自的运算结果的比较，实现浮点部件的正确性验证。其利用FPGA实物验证平台运行速度快的优势，实现浮点验证的高效性，并引入利用处理器整数部件验证自身浮点部件的自验证方法。
一种微处理器浮点部件验证装置

[发明专利]一种超标量微处理器中控制乱序发射的飞行记分牌装置-CN200910057367.6有效
发明人：尹飞 -专利权人： 上海高性能集成电路设计中心
申请日： 2009-06-03 - 公布日： 2009-10-28 - 主分类号： G06F9/38 文献下载
摘要：本发明公开了一种超标量微处理器中控制乱序发射的飞行记分牌装置，该装置包括一个飞行记分牌映射表，一个飞行记分牌恢复列表和一个飞行记分牌状态表。对于目标寄存器有效的指令，该装置动态跟踪该指令目标寄存器的状态，对于源寄存器有效的指令，该装置实时提供该指令源寄存器是否可读的信息，用于判断指令是否可以发射到执行部件。该装置利用较少的硬件资源解决了指令之间因使用寄存器引起的写后读相关，保证指令乱序发射和乱序执行的正确性，提高了微处理器的能耗比。
一种标量微处理器控制发射飞行记分牌装置

[发明专利]一种用于多核处理器Cache一致性实物验证的装置-CN200710094302.X有效
发明人：李强;吴志勇 -专利权人： 上海高性能集成电路设计中心
申请日： 2007-11-27 - 公布日： 2009-06-03 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种用于多核处理器Cache一致性实物验证的装置。其目的是为多核处理器Cache一致性提供一种开销小、效率高的实物验证装置。本装置是在单核处理器的现场可编程门阵列(Field ProgrammableGate-Array，简称FPGA)验证平台的基础上内嵌了一个虚拟处理器核(103)来实现验证多核处理器Cache一致性的目的。所述虚拟处理器核(103)能够模仿多核处理器自动产生共享存储访问请求并自动保证结果的正确性。使用本装置在单核处理器FPGA验证平台上就可以验证多核处理器Cache一致性的正确性，降低了多核处理器的FPGA实物验证代价，从而提高了多核处理器Cache一致性的验证效率，同时，在模拟验证中使用这种验证方法同样可以降低模拟验证的复杂度，提高模拟验证的速度。
一种用于多核处理器 cache 一致性实物验证装置

[发明专利]一种通过分布控制扩展访存队列容量的装置-CN200710094300.0有效
发明人：尹飞;董建萍 -专利权人： 上海高性能集成电路设计中心
申请日： 2007-11-27 - 公布日： 2009-06-03 - 主分类号： H04L12/56 文献下载
摘要：本发明公开了一种超标量微处理器中通过分布控制扩展访存队列容量的装置，即在所述微处理器的指令流水线中，在寄存器重命名站台设置访存队列分配器，在指令发射站台设置访存指令发射控制器。访存队列分配器为每一条访存指令分配访存队列条目号时，检查当前待分配的新条目号与发射队列中访存指令携带的访存队列条目号是否匹配，如果不匹配，则分配新条目，并将访存指令发送到发射队列；如果匹配，则不分配新条目，将访存指令阻塞在寄存器重命名站台。访存指令发射控制器准备发射访存指令时，在常规的指令发射条件的基础上增加一项判断条件，即检查该访存指令携带的访存队列条目号与已发射但还未退出的访存指令携带的访存队列条目号是否匹配，如果不匹配，则允许发射，将该访存指令发送到执行部件；如果匹配，则阻止发射，将该访存指令继续保留在发射队列中。该装置在访存指令退出之前将这些访存指令占用的访存队列条目预先分配给年轻的访存指令，并缓存在已有的发射队列中，在保证访存队列信息不被覆盖的前提下，增加了流水线上访存指令的数量，间接扩展了访存队列的容量，弥补了常用访存队列控制方法中的性能损失。
一种通过分布控制扩展队列容量装置

[发明专利]一种大型测试激励高效模拟验证装置-CN200710094299.1无效
发明人：朱英;陈诚 -专利权人： 上海高性能集成电路设计中心
申请日： 2007-11-27 - 公布日： 2009-06-03 - 主分类号： G06F17/50 文献下载
摘要：本装置应用于基于参考模型验证的处理器芯片级验证中，用于提高大型测试激励(运行指令数＞10⁶条，如大型伪随机激励、操作系统及典型用户课题等)的模拟验证效率。本装置充分结合了参考模型(Reference Model)运行速度快、可靠性高，以及寄存器传输级(Register Transfer Level，RTL)模型结构时序精确、易于差错调试等优点，采用保留恢复原理，以处理器软件可见状态作为保留恢复内容，实现了参考模型与RTL级模型间快速灵活的状态切换和接力运行(见附图)，让用户在大型测试激励模拟验证中能够集中精力于验证热点，节省不必要的初始运行或中间运行过程，很好地解决了由于RTL级模型运行速度慢导致的大型测试激励模拟时间过长(数小时到数天不等)、调试查错费时费力等问题。同时，本装置也为大型测试激励模拟结果提供了正确性确认机制。
一种大型测试激励高效模拟验证装置