[发明专利]向一组大容量总线添加插入诸单元时隙

说明书

本发明涉及在插入单元和机架系统中的一组数据传输总线，在上述系统中，当将部件推入机架时，诸插入单元就被连接到该总线，使得诸插入单元通过该总线可以互相建立数据传输连接。

相当复杂的分布式设备环境，诸如远程通信和计算机系统，使用不同的背板总线，其目的是从电气方面和机械方面将不同的各单元互相连接起来，并且允许在各单元之间进行迅速的通信。诸总线可以是无源总线，或者它们也可以是有源总线，其中，外部逻辑电路加速在总线中电压电平的变化，并且因此使得该总线工作得更快。

背板总线也可以应用于由若干硬件机架形成的系统中，例如在一个数字远程通信系统的节点设备中，在那里，必须在诸硬件机架之间传输数据和时钟信号。就定时而言，各种数字系统需要通常称为时钟的各种同步信号。例如，在这样的背板总线系统中，需要精确地同时的定时信息。时钟的分配按照图1所示的方式，即，通过建造一个含有若干等长的并行传输线11的星状传输线网络来实行。对于每一条传输线来说，都有该传输线本身的发射机12，从所有传输线所共有的一个时钟源13向该发射机提供时钟信号。在每一条传输线的终点处都有该传输线本身的接收机14，用于接收该时钟信号。此类解决方案的缺点(由若干并行的发射机/接收机对所引起)是相当高的成本，以及在其他设备中难以实现，例如在发生变化的情况下缺乏灵活性。例如，在实践中，由于不可能把电缆拉到任何地方，使得诸传输线将是等长的，所以一部具体的发射机的位置根本不能被移动。

若精确地同时的定时信息不是一个必要的特征，则总线收发器逻辑(BTL)电路已经被应用于背板总线中，例如在一种根据未来总线标准的结构中，一部发射机向连接有多部接收机的公共总线提供信号。这种解决方案的一个首要缺点就是传播延时因不同的接收机而不同。在这种环境下，对所有应用来说，定时信息不是充分地精确，但是这个解决方案仅对那些精确地同时的定时信息不是一个必要特征的情形来说是合适的。此外，由于在该总线两端的并联终端负载，使得在该系统中的功率损耗很高。

由于不断增加的时钟频率以及日益增长的设备复杂性，各种背板总线已经成为限制系统性能的主要因素。若对背板总线来说显得很重要的那些参数，即，延时、噪声以及噪声容限，被预告为很差，则将无法得到为该系统所确定的性能。背板总线的特性阻抗是影响着系统性能与设计的一个重要因素。它影响到各种重要的参数，诸如传播延时、噪声容限、连接噪声、内部电容和串话。在理论上，特性阻抗不会影响在总线上传播的信号的传播延时，但是要考虑被连接到总线的设备的各种电容，它们跟特性阻抗并联，并因此使总的阻抗增加，这将导致一种较慢的总线运作。

伴随着降低了的特性阻抗，内部总线电容将增加，由此使得信号上升时间增加。因此，上升时间的延迟主要是由背板总线引起的，但它也是由连接到背板总线的插入单元控制器的充电延时所引起的，这也使背板总线的总延时增加。

图2表示一组总线B，它位于一部设备机箱的后背部分，并且有N个插入单元通过发射机/接收机模块被连接到该机箱。在该总线的末端安装了一个插入单元，它向该总线提供这样一组主时钟信号，用以同步该总线的其他插入单元。由于上述理由，该总线具有一定的时钟频率，因此，在超过这个频率的诸频率上，各种延时将大大增加，使得位于该总线的另一端并且位于另一端的单元A在其发送时隙内向它发送一组信号的单元C接收该信号是如此之迟，以致该信号的一部分或整个信号将偏移到接收时隙以外。

借助于使用在诸插入单元中的一个快速总线接口，即所谓GTL技术，可以在某种程度上提高总线的时钟频率。已经专门地开发出使用低电压摆幅(LVS)的CMOS晶体三极管的耿宁(Gunning)收发器逻辑(GTL)，它允许将发射机/接收机集成到超大规模集成电路(VLSI)和专用集成电路(ASIC)中去，代替在传统的诸插入单元中作为一个单独模块的发射机/接收机。通过使用GTL技术，最多可达10个插入单元可以被连接到位于设备机箱后背部分的无源总线B。

当使用GTL技术时，插入单元的发射机/接收机电容约为10-15pF。若再增加插入单元使得它们的数目多于10个，则其结果是总线阻抗将在25和80Ω之间发生变化，使得该总线永远不能充分地适配。其结果是，当时钟脉冲幅度已经上升时，由于信号中的干扰将产生振荡，并且诸单元将必须等待，直到振荡已经消失为止。

还应当注意的是，位于总线一端的主时钟将引起时钟信号在长总线上的相位偏移。