[实用新型]支持计算机机群并行计算的并行通信处理器

权利要求书

1、一种支持计算机机群并行计算的并行通信处理器，由单片微处理器、缓冲存储电路、锁存器、寄存器、控制器组成，其特征在于：单片微处理器IC1通过通信控制器总线分别与锁存器IC2、IC3相连接，锁存器IC2、IC3输出的通信控制器地址总线直接送至可编程只读存储器IC6、IC7的地址输入端，可编程只读存储器IC6、IC7的通信控制器数据总线通过数据缓冲器IC4、IC5与单片微处理器IC1的总线相连。

通信接口卡的接口插座JK的通信控制器数据总线通过数据缓冲器IC4、IC5与单片微处理器IC1的总线相连。通信接口卡的接口插座JK通过宿主计算机总线与设置于宿主计算机接口上的宿主计算机通信接口卡相连，由数据比较器IC9、拨码开关IC11构成的I/O地址选择电路将宿主计算机扩展槽上的地址进行选择后，输出至宿主计算机接口插座JK0上，由数据比较器IC10、拨码开关IC12构成的内存地址选择电路将宿主计算机扩展槽上的地址进行选择后，也输出至宿主计算机接口插座JK0上，宿主计算机扩展槽上的地址、数据、控制信号通过宿主计算机总线与宿主计算机接口插座JK0相连接，通信接口卡通过宿主计算机总线分别与通信接口卡插座JK相连接，宿主计算机总线通过数据缓冲器IC23、IC24分别与接收地址计数电路的计数器IC13-IC16、接收缓冲存储电路的静态随机存储器IC17-IC18相连接，通信控制器的数据总线通过数据缓冲器IC21-IC22分别与接收缓冲存储电路的静态随机存储器IC17-IC18、接收地址计数电路的计数器IC13-IC16、接收结束控制电路的数据锁存器IC19相连接，接收缓冲存储电路的静态随机存储器IC17-IC18通过数据缓冲器IC25-IC26与共享数据总线相连接，通过数据缓冲器IC27-IC28与收发数据总线相连接，接收缓冲存储电路的静态随机存储器IC17-IC18通过接收地址总线分别与接收地址计数电路的计数器IC13-IC16、数据比较器IC20相连接，通信控制器的数据总线通过数据缓冲器IC39-IC40分别与发送缓冲存储电路的静态随机存储器IC33-IC34、发送地址计数电路的计数器IC29-IC32、发送结束控制电路的数据锁存器IC35相连接，发送缓冲存储电路的静态随机存储器IC33-IC34通过发送地址总线分别与发送地址计数电路的计数器IC29-IC32、数据比较器IC36相连接，发送数据总线通过数据缓冲器IC43-IC44与共享数据总线相连接，还通过数据缓冲器IC41-IC42与收发数据总线相连接，收发数据总线通过数据缓冲器IC47-IC48经输出数据总线与处理结点接口插座JK6相连接，共享数据总线通过数据缓冲器IC45-IC46也经输出数据总线与处理结点接口插座JK6相连接，状态寄存器D触发器IC49-IC58通过门电路IC59-IC73与宿主计算机总线相连接，通过门电路IC69-IC73和控制器IC76、IC78、数据缓冲器IC76与通信控制器总线相连接，宿主计算机总线通过协议寄存器IC74与通信控制器总线相连接，通过数据缓冲器IC75与状态寄存器IC49-IC53相连接，通信控制器总线通过IC76-IC77与状态寄存器IC49-IC58相连接。

2、按照权利要求1所述的支持计算机机群并行计算的并行通信处理器，其特征在于所述的每块通信接口卡是由接收缓冲存储电路地址计数电路、接收结束控制电路、发送地址计数电路、发送结束控制电路、缓冲器JZK1、JZK2、KF1-1、KF1-2、KS1-1、KS1-2、KP1-1、KP1-2、KSZ1、KSZ2、处理结点接口、宿主计算机接口电路构成。

3、按照权利要求1所述的支持计算机机群并行计算的并行通信处理器，其特征在于：所述的通信接口卡的接口插座JK为1-6个插口插座。

4、按照权利要求1所述的支持计算机机群并行计算的并行通信处理器，其特征在于：通信控制器总线与6个接口卡插座相连接，6个接口插座分别与6块接口卡对应相连。