[发明专利]串并转换器

说明书

本发明一般涉及半导体集成电路，更具体地说，本发明与将接收的串行数据转换成相应并行数据的串并转换器相关。

该专利申请是1997年1月31日申请的日本专利申请系列号19069/1997的对应申请，其主体内容在此作为参考。

图6是一个根据现有技术的串并转换器的电路简图。

移位寄存器10包括D触发器(FF)11-1～11-n(n≥2，n：整数)。FF11-1的数据输入端D与以位为单位串行接收含有多个数据位数据的串行数据输入端1连接。FF11-2的数据输入端D与FF11-1的输出端Q连接。FF11-3～11-n的连接以这种方式进行下去。FF11-n的输出端Q与并行转换器20连接。串行时钟输入端3分别与FF11-1～11-n的时钟端连接。

FF11-1～11-n在公共串行时钟作用下，以位为单位分别存储大量数据位。所以，当n位数据在串行数据输入端1接收时，移位寄存器10就会在n个时钟周期内存储完这个数据。

并行转换器20包括D触发器(FF)21-1～21-n(n≥2，n：整数)。FF21-1的数据输入端D与FF11-1的输出端Q连接。FF21-1的数据输出端Q与并行数据输出端30-1连接。FF21-2～21-n的连接以这种方式进行下去。并行时钟输入端5接收并行时钟信号，并分别与FF21-1～21-n的时钟端连接。

在并行转换器20中，在并行时钟信号的作用下，FF21-1～21-n以位为单位分别存储和输出在数据输入端D接收的大量数据位。所以，当n位数据在移位寄存器10中存储时，并行转换器20能够将n位数据并行输出给并行数据输出端31-1～31-n(n≥2，n：整数)。

图6中的串并转换器由于需要许多D触发器电路，所以要求相对大的器件面积。就n位并行数据输出来说，需要2n个D触发器。因为所有的触发器11-1～11-n和21-1～21-n同时受时钟作用，所以也会导致噪声。

本发明的一个目的就是提供一个能减少工作噪声产生和提高电路工作可靠性的串并转换器。

根据本发明的一个方面，为达到以上目的，这里提供一个串并转换器，它包括：在第一个时钟信号从第一电平到第二电平的时钟转变期间能够存储和输出所接收串行数据每一位的数据接收电路；和一个并行转换器，它含有许多存储电路，其中每一个所述存储电路存储和输出在各个第二时钟信号转变期间从所述数据接收电路中输出的一位数据，这个第二时钟信号具有从第一电平到第二电平的连续时钟转变，以使时钟连续作用多个的存储电路。

根据本发明的另一方面，为达到以上目的，这里提供一个串并转换器包括：具有一个输出端，一个输入端和一个时钟端的第一延迟电路，它在加在所述时钟端上第一时钟信号的每个时钟转变过程中，在所述输入端接收串行数据并在所述输出端输出所说的串行数据的逻辑电平；和n个第二延迟电路，其中n是一个大于一的整数，每个第二延迟电路有一个输出端，一个输入端和一个时钟端，所述n个第二延迟电路的所述输入端与所述第一延迟电路的所述输出端连接，并且所述n个第二延迟电路的所述第二时钟端分别接收n个第二时钟信号；其中每个所述n个第二延迟电路在加在时钟端上各个所述n个时钟信号的每个时钟转变期间，在各自的输出端上输出所述第一延迟电路所述输出端的逻辑电平，并且，其中所述n个时钟信号相互异相，由此所述n个第二延迟电路连续受时钟作用。