[发明专利]串并转换器

权利要求书

1.一种串并转换器，包括：

一个数据接收电路，它在第一时钟信号由第一电平向第二电平转变期间存储和输出所接收的串行数据的每一位；以及

一个具有多个存储电路的并行转换器，其中每个所述的存储电路在各个第二时钟信号的转变期间存储和输出一位所述数据接收电路输出的数据，这个第二时钟信号具有从第一电平到第二电平的连续时钟转变，以便时钟连续作用所述多个存储电路。

2.权利要求1的串并转换器，进一步包括一个分离第一时钟信号频率来产生第二时钟信号的分频器电路。

3.权利要求1的串并转换器，其中所述的数据接收电路包括：

一个第一接收电路，它在第一时钟信号由第一电平向二电平转变期间存储和输出接收的串行数据的每一位；以及

一个具有多个输出的第二接收电路，它在各个第三时钟信号的时钟转变期间存储和输出一位所述第一接收电路输出的数据，这个第三时钟信号具有从第一电平到第二电平的连续时钟转变，以便分别从所述多个输出连续输出数据位，其中，所述转换器的每个所述存储电路接收一个所述第二接收电路的所述多个输出。

4.一种串并转换器，包括：

一个第一延迟电路，包括一个输入端、一个输出端和一个时钟端，在加到所述时钟端上的第一时钟信号每个时钟转变期间，第一延迟电路在所述输入端接收串行数据，并且在所述输出端输出所述串行数据的逻辑电平；以及

n个第二延迟电路，其中n是比一大的整数，每个电路具有一个输入端和一个输出端和一个时钟端，所述n个第二延迟电路的所述输入端与所述第一延迟电路的输出端连接，并且，所述n个第二延迟电路的所述第二时钟端分别接收n个第二时钟信号；

其中，在加到时钟端上的所述各个n个时钟信号的每个时钟转变期间，每个所述n个延迟电路在各自的输出端上输出所述第一延迟电路所述输出端的逻辑电平，并且，其中所述n个时钟信号相互异相，由此所述n个延迟电路连续受时钟作用。

5.权利要求4的串并转换器，还包括一个接收第一时钟信号和输出n个第二时钟信号的分频器电路。

6.权利要求5的串并转换器，其中第一时钟信号的频率是n个第二时钟信号频率中每个的n倍。

7.权利要求4的串并转换器，其中所述的第一延迟电路是暂时存储数据的触发器。

8.权利要求4的串并转换器，其中所述n个延迟电路的每个都是暂时存储数据的触发器。