[发明专利]用于处理器类型和总线协议变化的通用结构的计算机系统

权利要求书

1.一种多处理器计算机系统，包括：

一个主处理器；

一个系统总线，该总线根据与所述主处理器兼容的标准信令协议工作；

一个或多个耦合到所述系统总线上的模块，所述一个或多个模块被分类为所述系统总线上的或者对称模块或者优先权模块；

一个耦合到系统总线上的插件，该插件用作所述系统总线上的一个对称模块并且包括：

一个附加的处理器，该处理器根据不同于所述标准信令协议的一个第二信令协议工作；

一个耦合到所述附加的处理器并耦合到所述系统总线上的总线转换装置，用于将所述系统总线的所述标准信令协议转换成所述第二信令协议或相反，从而使信息可以在所述附加的处理器和所述主处理器之间传输，所述总线转换装置包括根据一个优先权算法来代表所述附加的处理器获得所述系统总线的所有权的判优转换逻辑。

2.如权利要求1所述的多处理器计算机系统，其特征在于，所述插件还包括：

一个耦合到所述附加的处理器的高速缓存，并且

所述一个或多个模块包括一个存储装置，其中，经过所述总线转换装置在所述附加的处理器和所述存储装置之间传输信息。

3.如权利要求2所述的多处理器计算机系统，其特征在于，所述优先权算法是一个循环优先权算法，所述对称模块根据所述循环优先权算法支持分布式判优。

4.如权利要求3所述的多处理器计算机系统，其特征在于，所述总线转换装置还包括：

一个输出请求转换器，用于将来自所述附加的处理器的每一个请求转换为所述系统总线上的第一和第二请求周期。

5.如权利要求3所述的多处理器计算机系统，其特征在于，所述总线转换装置还包括：

一个输入请求转换器，用于识别所述系统总线上可由所述附加的处理器探听的一个事物，所述事物被所述输入请求转换器输入给所述附加的处理器。

6.如权利要求5所述的多处理器计算机系统，其特征在于，所述总线转换装置还包括：

一个高速缓存一致性控制单元，该单元从所述附加的处理器接收表示高速缓存命中、命中被修改线的高速缓存、或高速缓存未命中的信号，所述高速缓存一致性控制单元通过确认/解确认来自从所述附加的处理器输出给所述系统总线的被修改线压制无效数据的准备好信号响应命中被修改线的高速缓存。

7.如权利要求5所述的多处理器计算机系统，其特征在于，所述总线转换装置还包括：

一个高速缓存一致性控制单元，该单元从所述附加的处理器接收表示高速缓存命中、命中被修改线的高速缓存、或高速缓存未命中的信号，所述高速缓存一致性控制单元包括一个用于响应命中从所述附加的处理器输出的被修改线的高速缓存存储无效数据的缓冲器，然后，利用高速缓存一致性控制单元根据所述标准信令协议将所述无效数据传送给所述总线。

8.如权利要求1所述的多处理器计算机系统，其特征在于，所述总线转换装置还包括：

一个总线锁定转换器，用于将由所述附加的处理器产生的一个第一锁定信号连同一个原子事物一起转换成与所述标准信令协议一致的在所述系统总线上提供的一个第二锁定信号。

9.如权利要求8所述的多处理器计算机系统，其特征在于，所述输出请求转换器包括：

请求循环状态机构，用于一旦所述附加的处理器获得所述系统总线的所有权并确认一个处理器地址选通信号之后产生一个系统总线地址选通信号和控制信号；

多路转换电路，具有多个由所述控制信号选择的输入端和输出端；

请求编码电路，用于将来自所述附加的处理器的各种类请求转换到所述系统总线，所述请求类型电路被耦合到所述多路转换电路上，使得由所述附加的处理器请求的一个单周期被排序成所述系统总线上的一个双周期请求。

10.如权利要求1所述的多处理器计算机系统，其特征在于，所述系统总线包括一个流水线总线。