[发明专利]具有检查点恢复功能的I/O控制设备无效
| 申请号: | 97102091.4 | 申请日: | 1997-01-28 |
| 公开(公告)号: | CN1098490C | 公开(公告)日: | 2003-01-08 |
| 发明(设计)人: | 保科聪;佐久间毅;酒井浩 | 申请(专利权)人: | 株式会社东芝 |
| 主分类号: | G06F11/28 | 分类号: | G06F11/28 |
| 代理公司: | 中国国际贸易促进委员会专利商标事务所 | 代理人: | 王以平 |
| 地址: | 日本*** | 国省代码: | 暂无信息 |
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| 摘要: | |||
| 搜索关键词: | 具有 检查点 恢复 功能 控制 设备 | ||
本发明涉及适用于具有检查点恢复功能的计算机系统的一种I/O控制设备。
近年来,计算机系统得到了很大的发展。随着这种发展,对诸如应付故障的可靠性的要求提高了。作为构成容错计算机系统的一种方法,有一种检查点恢复方案。
根据用于实施检查点恢复方案的一种方法,CPU的内部状态,即寄存器和CPU的高速缓冲存储器的内容被定期保存在一个主存储器中,以便在主存储器上获得一个检查点。当数据处理由于计算机系统中的故障而不能继续时,主存储器被恢复到最近检查点的状态,且利用存储在主存储器中的CPU内部状态重新开始数据处理。
用于将主存储器恢复到检查点状态的一种方法如下。在主存储器的一种更新操作中,所要更新的地址和数据被存储在一个存储器状态恢复单元55中。在计算机系统发生了故障时,把存储在存储器状态恢复单元55中的以前的数据写回到主存储器。
虽然在该检查点恢复方案中,在计算机系统发生故障时,主存储器或CPU的内部状态能够通过利用存储器状态恢复单元55而被恢复到最近检查点的状态,但与该计算机系统相连的一个I/O装置不能被方便地恢复到最近检查点的状态。
下面将结合图1和2来描述该问题。
如图1所示,在此计算机系统中,一个CPU 51请求一个盘控制器52存取一个盘53以进行I/O操作。图2显示了具有上述设置的计算机系统的I/O处理的时序图。
如图2所示,盘控制器52的寄存器被设定在时刻T0至T1(图2中的(1))从盘53的预定位置读取数据,且盘控制器52在时刻T1(图2中的(2))被启动。以此方式,盘控制器52和盘53在时刻T1至T2执行了一个读取操作(图2中的(3))。读取的数据通过DMA传送而被从盘控制器52传送到主存储器54中。
CPU 51在时刻T2从盘控制器52接收一个完成中断(图2中的(4)),从而在时刻T2至T3进行至盘控制器52的完成中断处理(图2中的(5)和(6))。有关读取操作的另一后处理在时刻T3至T4进行(图2中的(7))。
在此情况下的第一个困难是在任意定时下获得的检查点不总是有效的。
例如,设在盘控制器52的寄存器的设定期间获得了一个检查点(时刻T0与时刻T1之间的设定顺序)。
在此情况下,在计算机随后发生故障时,设定顺序的后面部分从最近检查点重新进行,即只有盘控制器52的寄存器的一部分得到了重新设定。因此,盘控制器52并不总是象所希望的那样运行。
考虑到盘控制器52的特性,不仅在上述的时刻T0至T1,而且在时刻T0至T3,即当CPU 51在诸如读取/写入操作的I/O操作的设定顺序期间获得了一个检查点时,当设顺程序的后面部分在系统发生故障之后从该检查点重新进行时,盘控制器52不总是如所希望地运行。
克服这种困难的一种方法是绝对不在I/O装置的操作期间获得检查点。然而,在其中包含很多I/O装置的计算机系统中,CPU几乎总是执行I/O操作的设定顺序。因此,如果阻止在I/O装置的设定顺序期间获得检查点,就会严重地降低性能。
第二个困难如下。设在从盘控制器52至主存储器54的DMA传送期间系统中发生了故障。在此情况下,正在进行的DMA传送必须在主存储器54被恢复到最近检查点状态之前被停止。
在传统的计算机系统中,为了停止正在进行的DMA传送,需要对I/O装置进行初始化(复位)。由于通过初始化I/O装置而把I/O装置置于初始状态,所以需要进行特殊处理来将I/O装置恢复到最近检查点状态。
作为用于解决在上述检查点恢复方案中的I/O处理的问题的方案,已知的有以下两种方案。
第一个方案公布在美国专利第4740969“硬件故障恢复的方法和设备”中。在正常的数据处理中,I/O装置的寄存器的读取/写入的数据和来自I/O装置的中断,都被记录在一个运行记录存储器中。在计算机系统发生故障之后,当从最近检查点重新开始寄存器设定顺序时,在故障发生之前为I/O装置的寄存器进行的读取/写入操作被以如下方式重新进行。对于写入操作,数据被放弃且不被写入I/O装置的寄存器。对于读取操作,不从I/O装置的寄存器读取数据,而是将运行记录存储器中的数据送回到CPU。对于来自I/O装置的中断,该中断得到产生并以与前面的执行相同的时序被送到CPU。
这种方案要求特殊的接口电路,而这种接口电路没有被提供给通常的计算机系统。另外,难于将这种方案应用于多处理器系统。
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