[发明专利]用栅电极易处置隔层形成单边缓变沟道半导体器件的方法

说明书

本发明涉及半导体器件，特别涉及场效应晶体管。

单边的缓变沟道绝缘栅场效应晶体管(IGFET)有断面杂质呈横向缓变分布的沟道区。在典型情况下，缓变沟道区形成于栅极下，并在栅极下从掺杂源区起延伸一段较大的距离进入沟道区。器件被称为“单边的”是因为缓变沟道区仅仅形成于器件的源侧。缓变沟道区使用一种与衬底或形成IGFET的阱同一导电类型的杂质，载流子浓度分布逐渐从与源区交界处的最大值变化到相当于本体载流子浓度的最小值(即衬底或阱的载流子浓度)。缓变沟道具有以下优点：更高的载流子迁移率，更低的体效应，更大的穿通电阻，更低的栅长灵敏度。

单边的、缓变沟道的IGFET的器件灵敏度与均匀沟道的IGFET的器件灵敏度显著不同，因此与它的制备相关的几个问题过去从未提及。首先，在形成缓变沟道IGFET时，有时希望使用倾斜的离子注入来形成缓变沟道，这需要具有低纵横比率的掩膜工艺，因而是困难的。另外，常期望用与源/漏区同样的步骤对栅极进行掺杂，但当对亚微米器件使用其目的只是在器件的漏侧有轻掺杂漏极(LDD)扩展区的光敏抗蚀剂掩膜时，上述期望是不实际的。

进一步而言，在亚微米器件中使用光刻掩膜版进行掺杂时，因光刻掩膜版的对准错位，要始终避免源侧的缓变沟道区中所用的杂质沾污栅极的漏侧沟道区是困难的。当几个器件以串联方式进行耦合并使间距最小，并具有用作一个器件的源区和第二个器件的漏区的共同的源/漏区时，这一问题尤其尖锐。当这种最小间距的共源/漏区具有对应于设计规则的最小尺寸时，用来对第一个器件的源侧缓变沟道区作掺杂的光刻掩膜版的光刻错位将使一些缓变沟道杂质扩散到第二个器件的漏侧沟道区。

使用上面所讨论的最小间距器件所遇到的另一个问题是光刻掩膜版的对准错位可能导致器件的源侧暴露出一不充分的衬底表面区域以致于缓变沟道区不能完全形成。因器件的源侧暴露出的小的衬底区域使得杂质的初始供应不充分而产生源限制扩散。因此，为减少上述几个问题的负效应，需要一种形成缓变沟道场效应晶体管的改进的方法。

图1～图9示出了依照本发明第一实施方式的半导体器件结构的不同形成阶段的截面图。

图10～图17示出了依照本发明第二实施方式的半导体器件的不同形成阶段的截面图。

图18是依照本发明的一个实施方式的堆叠式单边缓变沟道半导体器件结构的电路原理图。

本发明提出了形成单边的缓变沟道场效应晶体管的一种改进方法。根据这种方法提供覆盖于半导体衬底上的栅极。在与晶体管漏侧处的栅极相邻的地方形成一道隔离层，在晶体管源侧的半导体衬底上形成缓变沟道掺杂区。缓变沟道掺杂区与栅极对准，隔离层事实上减小了漏侧的栅极下任何缓变沟道区中杂质的扩散程度。缓变沟道区中的杂质被引入衬底后，隔离层可以被去掉或者用于形成一个轻掺杂漏扩展区。

本发明的另一个优点是能制造堆叠式单边缓变沟道半导体器件，其中一个晶体管的源区与另一个晶体管的漏区共用。另外，晶体管堆叠中的半导体器件可以是非对称的，共用源——漏区的源端掺杂比共用源——漏区的漏端掺杂重。

图1～图9示出了根据本发明第一实施方式的堆叠式单边缓变沟道半导体器件各个形成阶段的截面图。应该指出：在各图中相同的标号表示同样的元件。

特别地作为例子，此处只描述了N沟道增强型器件，但熟练技术人员将容易认识到对于下述方法可进行杂质类型，材料和工艺的更换同时仍处于本发明的范围之内。例如，使用本发明，适当改变杂质导电类型，也可以形成P沟器件。

图1中给出的衬底10最好是硅并轻掺杂到具有P型导电性。绝缘层12(如生长到100厚的二氧化硅)形成于衬底10上以提供最终器件的栅绝缘层。栅极14和16最好用多晶硅并形成于绝缘层12上。正如知道的那样，用于形成电极14和16的多晶硅的刻蚀一般会使位于电极14和16之间区域的绝缘层12变薄。栅极14和16具有顶面28和侧壁30。如果需要，为了共享以后将形成的共源/漏区，栅极14和16可取最小间距。一般当取最小间距时，栅极14和16之间不会有接触区。

图2中，在绝缘层12，电极14和16上形成了一层形状相似的覆盖介电层18。介电层18可以是一层淀积的厚度约100～200的二氧化硅层。接着，一层隔离层20，最好是厚度约1000～2500的多晶硅形成于介电层18上。下面隔离层20将被刻蚀掉以形成隔层。