[发明专利]高密度并联式只读存储器

说明书

本发明有关于一种感测路径定电阻型高密度并联式只读存储器，尤指一种不会因选用读取的只读存储器单元晶体不同而使其感测路径上埋层N⁺(BuriedN⁺)的电阻值有所变化，且利用离子植入方式以形成隔离用的埋层P⁺(BurideP⁺)，并避免因离子扩散而造成选择线驱动的转换门或选择门的宽度变小或切断，以达到制造控制简单、高密度及高速度的只读存储器。

从日常用品至高科技产品，只读存储器已被广泛地使用于各方面，因此如何使只读存储器达到最佳化原则，即其制程简单、密度最大，合格率提高等，便成为许多厂家相继投入改良只读存储器研发设计的主要目标。

习知只读存储器的说明及其缺点如下：

(1)传统的光罩式只读存储器(MASK ROM)均是由离子植入方式以决定储存的数据码(Date  Code)，其单元阵列(Cell  Array)的方式可分成并联式、串联式及串联并联合并式。其中并联式阵列结构的优点在于该数据码离子植入的步骤位于制造流程之后段，所以自使用者定义其数据码至厂商交货期间较短。另串联式及串联并联合并式的阵列结构，其数据码离子植入的步骤位于制造流程之前段，故于使用者定义其数据码至厂方交货期的时间较并联式约达两倍之久。

(2)传统的光罩式只读存储器(MASK ROM)如上所述，均需以场区氧化层(Field  Oxide)作为单元主动层(Active Region)间的隔离。但是，因主动层间距(Active Pitch)受限于场区氧化层产生的鸟嘴(Bird’s  Beak)问题，使得主动层间距无法以最小的尺寸来设计。例如：一般在0.8微米的集成电路布局规则中最小间距可达1.6微米(0.8微米宽度+0.8微米距离)，但主动层间距则需要2.2微米(0.8微米宽度+1.4微米距离)，两者相差了1.375倍。因此，如何使只读存储器达到密度最大、制造简单、合格率高，便成为各厂商所研发设计的目标。

(3)习知的只读存储器，请参阅图1及图2，其为习知高密度并联式只读存储器的电路布局图及等效电路图。其中只读存储器单元矩阵(ROM  CellMatrix)是由WL’₁、WL’₂…WL’_NN条多晶硅(Polysilicon)与SB’₁、SB’₂…SB’_M+1M+1条埋层N⁺(Buried N⁺)垂直交叉构成N×M的矩阵基体，并配合BO_m、BE_m上下的选择线(Select line)以达到只读存储器单元网可依使用者的需求加以扩充形成多个存储区块；另该埋层N⁺  SB’₄与SB’₃、14间的绝缘，是藉由离子植入区16来完成，但该离子植入区16常因离子植入后的扩散问题，造成转换门(Transfer gate)的宽度减小，甚至完全被离子扩散而切断，因此，于制程中的控制则必须相当地严格，以避免合格率降低，且该转换门的宽度缩小同时也导致电流变小，影响到存取速率，此外，金属线MB₁的45度拉线处理方式，亦增大了金属在X轴方向的占用空间，将降低了只读存储器的密度。