[发明专利]时钟分配系统中线路延迟的自动补偿方法和系统

说明书

本发明涉及一种时钟分配系统中线路延迟的自动补偿方法和系统。时钟分配系统中的时钟脉冲发生器将时钟路径上的主时钟信号分配到一组分散的时钟信号缓存器中。

例如在数字交换机中有许多分散的计算机单元，它们在同步数据传输总线上互相通信，连到同步总线上的计算机单元之间必须借助定时信号实现同步。就数据传输总线操作而言，目的是分配定时信号，使到达每个计算机单元的时钟信号相位相同，或使时钟信号有要求的相位差。

在定时分配系统即时钟信号分配系统中，一集中时钟信号发生器产生所谓的主时钟信号，它经一条或多条敷设电缆传输到时钟信号缓存器，时钟信号缓存器负责将时钟信号分配给一个或多个分散的计算机单元。

在相同时钟分配路径上的时钟信号缓存器分布在离分配时钟信号的时钟信号发生器不同线路长度的地方。在这样的时钟分配系统中，输出时钟脉冲相位必须要被调整，以补偿缓存器和给缓存器分配主时钟信号的时钟信号发生器之间的延迟，该延迟是由它们之间的特定电缆长度产生的。借助延迟补偿，不同计算机收到的时钟信号或者是同相位的，或者它们之间是设定的要求的时间差。

如果时钟信号缓存器和时钟信号发生器之间的线路长度固定，时钟信号分配中的线路延迟就不一定要补偿。

如果使用固定长度线路方式，缓存器不能并行地连到同一时钟路径上，但各自电缆上的每个缓存器必须实现时钟分配，因此电缆形成星状图。

人工方法是补偿时钟相位的途径之一。在该情形中，人工地为每一时钟信号缓存器设定一相位预定值，该值由传送主时钟信号的发生器和缓存器之间的线路部分的长度决定，特定缓存器的相位预定值由诸如后端终端或桥接告知。这种相位预定值人工设置属尝试性质的，设置错误概率高，又难以注意到，特别是出于精度考虑而要设置大量相位预定值时更是如此。

另一种所熟悉的实现补偿的方法是在时钟路径的主时钟端实现。此种系统在美国专利5 298 866中描述。在所述专利中，并行于每个时钟分配路径引出时钟分配电路到缓存器，一独立返回路径被连接到就位于缓存器之前的时钟分配路径上。时钟分配电路有一包括一延迟元件的环路，同时还有一时钟信号馈入该环路，因此经延迟后的时钟信号充当了参考信号。逻辑电路将从不同时钟分配路径返回的信号相位与参考信号相位进行比较，动态调整每个出时钟信号相位，使得它和参考信号相位匹配。这种方法被限制应用在时钟线路路径不等的星形时钟分配系统中。

加拿大专利CA-1301 261，Grover描述了要被同步的应用模块在同一时钟分配路径情形下的补偿实现。所述方法的特征在于补偿是在连到线路上的每个模块中独立实现的。每一模块包括一锁定到相同公共时钟基准上的PLL时钟信号发生器。结构安排如下：路径另一端的主时钟传送时钟脉冲给下行信号路径，与此线路并行地有一返回信号路径，远离主时钟的线路端互相连接，且主时钟端的返回路径端属终端，不产生反射。每个模块在同一点接到下行路径和返回路径上。当主时钟传送时钟脉冲给下行路径时，模块根据到达脉冲检测脉冲边沿；脉冲继续前传到达下行路径端，并从返回路径返回到主时钟，模块根据到达脉冲检测脉冲边沿。现在模块知道了出信号与返回信号之间的确切时间间隔，它的一半等于模块和路径端之间的距离对应的时间，从而每个模块都知道它和路径端之间距离对应的时间值。当一新时钟脉冲通过每个模块时，模块在经所述模块测量到的时间的恰好一半时为它们各自的时钟分配电路产生一同步脉冲作为通过响应，在此过程中时钟脉冲已经传输到了下行路径端。因此每个模块刚好在同一时刻产生同步脉冲。这种方法中，每个模块的时钟都锁定到同一公共时钟基准，也就是时钟脉冲从主时钟出来时刻，每个模块的时钟已传输到了下行路径端。

当时钟脉冲从返回路径返回时，模块测量下行脉冲和返回脉冲之间的时间间隔；又因下一时钟脉冲经所述时间的一半后已通过本模块，模块仍产生另一同步脉冲。不断重复上述过程，当主时钟脉冲到达下行路径端时，模块时钟电路的同步脉冲经常被更新。

在所述加拿大专利中的方法的弊端是：每个模块需测量主时钟脉冲在模块和时钟路径端之间的传输延迟，并没有测定主时钟和模块间的延迟，因此主时钟脉冲相位没有确定，也就是没有检测到主时钟传递时钟信号那个时刻。然而有这样的实施方式：希望模块和主时钟时间一致而无延迟：或者主时钟时间附加了任意延迟。如果模块和主时钟时间一致，模块时钟应该根据延迟预测从主时钟来的脉冲到达情况，脉冲延迟由模块和主时钟之间的距离产生。在所述专利中的方法对此无能为力。