[发明专利]数字化分离塞入比式正(或负)码速调整方法和装置

说明书

本发明属电通信技术领域，特别涉及数字通信的多路复用技术。

正码速调整技术已被广泛地应用于数字通信中，解决传输中的时钟同步问题。我国采用的准同步复用系列和国际上CCITT正制定的同步数字系列都采用了正码速调整技术。

正码速调整技术采用略高的码流速度传输信息源的码流。在发送端用调整控制码指示出多余的比特位，在接收端通过检测出调整控制码，再去除多余的比特位。这样恢复出的信息码流具有与发端完全一致的速率，但是不均匀，存在较大的相位抖动。为解决相位抖动问题，普通的正(或负)码速调整方法采用先恢复出时钟，再经锁相环低通滤波，恢复出较为均匀的时钟，再用它恢复信息码流。经锁相环匀滑后，相位抖动有了较大改善。但一般仍然不尽人意，通常高达百分之十几单位间隔至百分之几十单位间隔。

清华大学曾烈光教授和冯重熙教授提出的《用于码速调整减小等候抖动技术》(见中国专利CN85100120A)对这个问题的解决是一种很好的方法。它将二次群和三次群数字复用设备的输入无抖动时的输出抖动降低到百分之几单位间隔。这项发明已广泛应用于二次群和三次群数字复用设备中，获得过国家发明二等奖。这项发明采用的方法是将塞入比ρ分离成两部份ρ₁和，M、N皆自然数；ρ₁为小于但接近于最小的实际塞入比的固定值；ρ₂f_smax大于大于f_L；这里f_smax为最大码速调整率，f_L为码速恢复锁相环低通截止频率；塞入比分别为ρ₁和ρ₂的两个码速调整过程是相互独立的。本文称这种码速调整方法为分离塞入比法。其实现简要过程如下：先进行塞入比为ρ₁的码速调整，码速调整时钟经塞入比为ρ₁的调整后送入匀滑电路匀滑。匀滑电路采用锁相环。匀滑后再进行塞入比为ρ₂的调整。这儿匀滑锁相环的使用消除了二次塞入之间的相关性，使它们相互独立。上述的匀滑锁相环是一种模拟电路，故称模拟式分离塞入比法。匀滑锁相环的存在妨碍了发送端的全数字化，不便于专用集成化。该发明的接收端采用普通的码速恢复装置。普通的码速恢复装置采用锁相环匀滑恢复的时钟，亦不便于专用集成化。

本发明旨在进一步提高复用设备的专用集成化水平。它去除匀滑锁相环电路，采用全数字逻辑实现分离塞入比法正(或负)码速调整。

本发明采用全数字方式实现分离塞入比式正(或负)码速调整，故称为数字化分离塞入比法。由于负码速调整技术同正码速调整技术相类似本文以后只针对正码速调整技术讲述数字化分离塞入比方法。

数字化分离塞入比法包括发送端的脉冲塞入方法和收端的码速恢复方法。

发端脉冲塞入过程如下：

(1)先进行塞入量为ρ₁的预塞入；

(2)用数字逻辑将码速调整时钟变换成带有ρ₁塞入的预塞入量时钟；

(3)根据预塞入时钟和被调整时钟的相位比较结果，产生剩余塞入请求；

(4)根据剩余塞入请求，进行塞入量为ρ₂的剩余塞入。

   预塞入，剩余塞入请求检测和剩余塞入都各有几种不同的实现方

   法，下面对它们分别进行介绍。

本发明提出的预塞入方法有两种实现方案。其一，所述的ρ₁是固定不变的，这种方法称为固定分离塞入比法。其二，可对ρ₁进行自适应调整，称为自适应分离塞入比法，即当ρ₂增大时，可增大ρ₁；当ρ₂·fsmax接近于f_L时，就适当减小ρ₁。如果ρ₁只能取有限个离的值，对于采用数字逻辑实现会带来方便，这样更实用。

本发明所述的发送端的剩余塞入请求检测方法有二种具体实现方案第一种方案是将码速调整时钟每M帧扣除N个脉冲后作为预塞入时钟，剩余塞入请求检测是在第M帧的帧末进行。第二方案是将码速调整时钟每帧分N次作比特的相位延时(或提前)得到预塞入时钟，剩余塞入请求检测是每帧进行一次。本发明所述的剩余塞入方法有二种具体实现方案。其一，在剩余塞入请求发生后的下一个无预塞入的帧进行一次塞入。其二，若剩余塞入请求发生后的下一帧没有预塞入，则进行剩余塞入；否则将该预塞入扣除，同时在此之前和之后的无预塞入的帧处各进行一次塞入。