[发明专利]数字化分离塞入比式正(或负)码速调整方法和装置

权利要求书

1、一种分离塞入比式正(或负)码速调整的发送端的脉冲塞入方法包括：将实际脉冲塞入比ρ分离成ρ₁和ρ₂，ρ＝ρ₁+ρ₂，ρ₁＝N/M，M，N皆为自然数，ρ₁为小于且接近于最小的实际塞入比的固定值，ρ₂f_smax大于f_L，1/Mf_smax＞＞f_L，塞入比分别为ρ₁和ρ₂的两个码速调整过程是相互独立的；其特征是：使用数字的方法实现分离塞入比式的脉冲塞入过程，具体步骤是：

(1)先进行塞入量为ρ₁的正(或负)预塞入；

(2)用数字逻辑将码速调整时钟变换成带有ρ₁塞入量的预塞入时钟；

(3)根据预塞入时钟和被调整时钟的相位比较结果，产生剩余塞入请求；

(4)根据剩余塞入请求，进行塞入量为ρ₂的正(或负)剩余塞入。

2、如权利要求1所述的正(或负)码速调整方法，其特征在于所述的M，N进行自适应调整，以进一步压缩等候抖动。

3、如权利要求1所述的正(或负)码速调整的发送端的脉冲塞入方法，其特征在于所说的ρ₁的取值是固定不变的。

4、如权利要求1所述的正(或负)码速调整方法，其特征在于：

(1)将所述的码速调整时钟每M个调整帧扣除N个比特后作为预塞入时钟；

(2)在第M帧的帧末检测剩余塞入请求。

5、如权利要求1所述的正(或负)码速调整方法的发送端的脉冲塞入方法，其特征在于：

(1)所说的预塞入时钟是将所说的码速调整时钟每帧分N次作1/M比特的相位延时(或提前)来得到；

(2)所说的剩余塞入请求的检测是每帧进行一次。

6、如权利要求1所述的正(或负)码速调整的发送端的脉冲塞入方法，其特征在于所说的剩余塞入请求发生后的下一个无预塞入帧处作一次正(或负)塞入。

7、如权利要求1所述的正(或负)码速调整发送端的脉冲塞入方法，其特征是若所说的剩余塞入请求发生后的下一帧无预塞入，则作一次正(或负)塞入，否则扣除该塞入，并在此之前和之后各进行一次正(或负)塞入。

8、一种分离塞入比式正(或负)码速调整的接收端的码速恢复方法，其特征在于所说的接收端的码速恢复方法采用二次恢复法，即先检测出塞入比为ρ₁和ρ₂的两个塞入过程，然后将码速恢复过程分解成塞入比为ρ₁的码速恢复过程和塞入比为ρ₂的码速恢复过程。

9、一种分离塞入比式正(或负)码速调整的接收端的码速恢复方法，其特征在于所述的接收端的码速恢复方法采用双输入计数法，即在接收端先恢复出塞入比为ρ₁的预塞入过程和塞入比为ρ₂的剩余塞入过程，若塞入比为ρ₁的预塞入过程为每M帧正(或负)塞入N比特，塞入比为ρ₂的剩余塞入过程为每Q比特正(或负)塞入J比特，则双输入计数器每1/KN帧加1，且每Q/KMJ比特亦加1，当双输入计数器计到K时，将码速恢复前时钟作一次1/M比特的相位延时(或提前)，然后将双输入计数器清零，再重复前述计数过程，这样得到码速恢复后的均匀时钟。

10、一种采用如权利要求1所述的正(或负)码速调整的发送端的脉冲塞入方法的发送端装置，其特征在于由塞入比为ρ₁的调整信号发生器，塞入比为ρ₂的调整电路，塞入安排电路，调整控制码生成电路，读时钟生成电路，弹性存储器和合路门各部分构成。