[发明专利]使用地址位移机制以增加所支持的高速缓冲存储器容量的微计算机系统

权利要求书

1、一种多总线微计算机系统包括：

以一条CPU本地总线连接在一起的一个CPU及一个高速缓冲存储器子系统，所述高速缓冲存储器子系统包括一个高速缓冲存储器控制器及一个高速缓冲存储器，系统总线装置将所述高速缓冲存储器控制器连接到一个随机访问存储器与多个可寻址的功能单元；

其中所述CPU有寻址输出端及所述高速缓冲存储器控制器有寻址输入端；

其特征在于：

所述CPU具有将某些所述CPU寻址输出端连接到所述高速缓冲存储器控制器的某些所述寻址输入端的装置，使得CPU寻址输出端不连接到所述高速缓冲存储器控制器的对应寻址输入端上。

2、权利要求1中所述的一种多总线微计算机系统，

其特征在于：

所述多总线微计算机系统还包括地址逻辑生成器装置用于向所述随机访问存储器生成寻址输入，这些寻址输入不是所述CPU生成的，以及将所述CPU的至少一个寻址输出连接到所述地址逻辑生成器装置的装置。

3、权利要求1或2中所述的一种多总线微计算机系统，

其特征在于：所述高速缓冲存储器控制器是一个82385及所述高速缓冲存储器至少有64K字节容量。

4、权利要求2中所述的一种多总线微计算机系统：

其特征在于：

隐藏周期启动装置响应一次高速缓冲存储器读未命中以生成一个隐藏的存储器读周期。

5、权利要求2中所述的一种多总线微计算机系统：

其特征在于：

CPU寻址输出端A3至A30是连接到所述高速缓冲存储储器控制器的寻址输入端BA2至BA29上的，且CPU寻址输出端A2是连接到所述地址逻辑生成器装置的。

6、权利要求1中所述的一种多总线微计算机系统;

其特征在于：

所述多总线微计算机系统还包括地址逻辑生成器装置用于向所述高速缓冲存储器生成寻址输入，这些寻址输入不是所述CPU生成的，以及将所述CPU的至少一个寻址输出连接到所述地址逻辑生成器装置的装置。

7、权利要求6中所述的一种多总线微计算机系统，

其特征在于：

所述地址逻辑生成器装置包括向所述随机访问存储器生成寻址输入的功能，这些寻址输入不是所述CPU所生成的。