[其他]最佳分区再生先行进位加法器

说明书

本发明涉及数字加法器领域，确切地说，涉及加法器的先行进位方式。

计算机或微处理器的核心是算术-逻辑运算单元（ALU简称运算器）。运算器的一个基本功能是进行数字加法运算。运算器中的加法器电路将两个数组合并生成其和。

典型的半加器将两个数相加并给出其和与一个进位。全加器接收一个输入的进位，将该进位也相加，从而提供和及一个进位输出。对下一个有效位，这个进位输出相当于进位输入。单个全加器顺序相联形成一个完整的加法器，而加法器的扩展是由串联级的数量而确定。然而，在简单的行波加法器中，由于在当前级中执行加法运算时需要先有前一级产生的进位，所以处理时间非常慢。

为了克服这一缺陷，产生了先行电路。在典型的先行电路中，首先考查将要执行加法的某些数字位，在这些位相加得到其和之前产生一个进位输出。因此，典型的先有技术电路中，一对四位字节组成一级，在该级产生和之前为下一级提供进位输出。先行电路减少了在每位位置需要的行波式动作，因此减少了运算时间。遗憾的是，由于每一级中位数的增加，先行电路也变得相当庞大，因此，在实施的先有技术中，将每级限制在四位。

本发明描述了一种改进的方式，通过先行进位的不规则分组的组合，以实现最佳进位传送。通过把较多的位分组在中央，而把较少的位分组在两端，可得到较快的进位传送。在使用多位处理器，例如当今的32位处理器时，运算器中进位传送的延时限制了运算速度。本发明的目的是要减少这种进位传送的延时。

本发明公开了一种用于在先行电路中组合不规则分组中位数的方法。通过把较多的位分组在中央的级，而把较少的位分组在两端的级，可得到比先有技术的分组更快的进位传送速度。在32位处理器中，运算时间比先有技术分组改善了25%。虽然此处所述本发明是应用于32位的分组，对其它可能的组合也可实现。此外，本发明也可用于一般的加法器，并不仅限于运算器电路。

因此，本发明的一个目的是提供先行进位加法器的一种最佳位分组。

本发明的另一个目的是缩短处理器中运算器的运算时间。

图1所示为先有技术的行波进位加法器。

图2所示为先有技术的先行进位加法器。

图3所示为先有技术实例，每个先行进位加法器为四位分组。

图4所示为先有技术中先行进位加法器的功能。

图5所示为本发明的不规则分组。

这里描述一种改进的先行进位分组方式。首先讨论先有技术，以建立本发明所基于的原理。本发明的问世是为了提高利用多路信号分离32位总线的32位处理器的运算速度。早期的先行进位分组为不变分组，由于采用TTL技术，一般是四位一组。本发明特别适用于现行的半导体封装，可明显的缩短运算时间。

图1所示为先有技术的行波加法器。一个完整的32位加法器将两个32位数A、B以及进位输入11相加，并产生和与进位输出12。位零加法器（bit zero adder）级10将A₀13、B₀14位以及进位输入（C）11相加，产生位零级的和S₀15并为下一位级17产生进位C₁16。级17对第二位（A₁、B₁）18和19执行同样的运算顺序，并产生和S₁20与进位C₂21。这个运算顺序重复32次后，产生Cout（C32）12。如果每级执行运算需要t时间，则先有技术的32位行波方式将需要时间32t才能产生进位输出12。

图2为先有技术中使用先行方式的32位加法器。每一位级22包括一个PG（传送/生成）电路23。每个PG电路23按照下列真值表提供一个传送信号24和一个生成信号25：

Gn＝An    Bn    （式1）

Pn＝AnBn （式2）

以及由下式所得的和26：

Sn＝AnBnCn （式3）

当Pn＝1时，无论Gn为何值，都把进位输入传送到进位输出。当Pn＝0时，无论进位输入为何值，进位输出由Gn的值确定。在先有技术中，传送信号24和生成信号25已为公知，并有许多电路设计提供这两种信号。

先行电路30从位零级并通以后位的三个级30、31、32和33以及进位输入（C₀）34得到传送信号24和生成信号25。电路30在其内部按照下列真值表产生自身的组P信号和组G信号：