[发明专利]跨时钟域的数据读取电路及电子装置

说明书

本申请公开一种跨时钟域的数据读取电路及电子装置，包括乒乓缓存模块、乒乓异步信号转换模块和数据读取模块，其中，乒乓缓存模块的乒乓信号输出端与乒乓异步信号转换模块的乒乓信号输入端电连接，乒乓缓存模块的第一寄存器数据输出端和第二寄存器输出端分别与数据读取模块的第一数据输入端和第二数据输入端电连接，数据读取模块的输出端与第二时钟域数据输入端电连接，数据读取模块的第一选择信号输入端与乒乓异步信号转换模块的乒乓异步信号输出端电连接。通过乒乓缓存模块延长第一时钟域数据的存储时间，使得第二时钟域的数据读取模块能正确完整地读取稳定的第一时钟域数据，避免跨时钟域数据读取亚稳态问题，提高了跨时钟域数据读取的稳定性。

技术领域

本申请属于数字电路技术领域，具体涉及一种跨时钟域的数据读取电路及电子装置。

背景技术

随着电子技术的发展，集成电路的集成度越来越高，其内部各模块的时钟频率很难保持在同一个时钟域上，这种情况就出现了跨时钟域的异步数据传输；当集成电路应用在具有数据总线传输功能的电子装置中时，由于这些数据总线协议遵循固定的时钟频率，无法保证数据总线协议遵循的时钟频率与集成电路中的时钟频率相同，也出现了跨不同时钟域进行异步数据传输。

在传统的跨时钟域数据读取方法中，例如时钟频率相对高的第一时钟域读时钟频率相对低的第二时钟域数据，首先需要先识别第一时钟域的读信号，再把这个读信号通过两级同步，同步到第二时钟域内，最后通过该读信号来读取第二时钟域的数据。以第一时钟域的时钟频率为400KHz，第二时钟域的时钟频率为32KHz为例，如图1所示，在第一时钟域读取第二时钟域信号时，需要在第一时钟域i2c_400k下产生in_vld读信号，经过两级同步将该信号同步到第二时钟域变为sync_vld1信号，两级同步需要的最大时间为2个32KHz的时钟周期，约为61us，这个时间较长，对于一些性能要求较高的场合无法适用，例如，通过i2c接口来读取芯片内部数据，需要保证数据在读信号in_vld产生后的8个i2c_400K Hz时钟周期内将数据读取完毕，8个i2c_400K Hz时钟周期为20us，远小于两级同步所需时间61us，这是第一时钟域不能完整地读取第二时钟域的数据。

发明内容

有鉴于此，本申请提供了一种跨时钟域的数据读取电路及电子装置，主要目的在于解决现有的跨时钟域数据读取方法不能完整正确地读取数据的问题。

为解决上述问题，本申请提供一种跨时钟域的数据读取电路，所述跨时钟域的数据读取电路包括乒乓缓存模块、乒乓异步信号转换模块和数据读取模块，其中，所述乒乓缓存模块的时钟信号输入端与第一时钟域时钟信号提供终端的时钟信号输出端电连接，所述乒乓缓存模块的选择信号输入端与秒使能信号提供终端的秒使能信号输出端电连接，所述乒乓缓存模块的乒乓信号输出端与所述乒乓异步信号转换模块的乒乓信号输入端电连接，所述乒乓缓存模块的第一寄存器数据输出端与所述数据读取模块的第一数据输入端电连接，所述乒乓缓存模块的第二寄存器数据输出端与所述数据读取模块的第二数据输入端电连接，所述数据读取模块的输出端与第二时钟域数据输入端电连接，所述数据读取模块的第一选择信号输入端与所述乒乓异步信号转换模块的乒乓异步信号输出端电连接，所述数据读取模块的第二选择信号输入端与第二时钟域读使能信号提供终端的读使能信号输出端电连接，所述数据读取模块的时钟信号输入端与第二时钟域时钟信号提供终端的时钟信号输出端电连接，所述乒乓异步信号转换模块的时钟信号输入端与所述第二时钟域时钟信号提供终端的时钟信号输出端电连接；

所述乒乓缓存模块用于生成乒乓信号，基于所述乒乓信号延长第一时钟域数据的存储时间，所述乒乓异步信号转换模块用于将第一时钟域的乒乓信号转换为第二时钟域的乒乓异步信号，所述数据读取模块用于根据所述乒乓异步信号读取延缓存储时间后的第一时钟域数据，其中，所述第一时钟域的时钟频率小于所述第二时钟域的时钟频率。