[发明专利]一种存储器的训练控制方法及系统

说明书

本申请提供一种存储器的训练控制方法及系统，包括：周期性获取目标对象的延迟链的延迟参数，延迟参数包括延迟链中延迟单元的延迟时间，目标对象包括存储器进行读写操作时数据选通时钟的门控、接收时钟以及选通延时中的至少一种；确定目标对象的延迟链在当前周期节点的延迟参数与在当前周期节点的上一周期节点的延迟参数之间的差值；判断差值是否大于预设阈值，输出判断结果；若判断结果为差值大于预设阈值，对目标对象进行训练。本申请提供的存储器的训练控制方法及系统易于实现，且不会耗费太多的资源。

技术领域

本申请涉及存储器技术领域，特别涉及一种存储器的训练控制方法及系统。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是电子设备（例如，智能手机、电脑等）中常用的半导体存储器件。电子设备可以通过存储控制器控制DRAM，存储控制器可以向DRAM中写入数据也可以从DRAM中读取数据。双倍速率同步动态随机存取存储器（Double Data Rate Dynamic Random Access Memory，DDR DRAM）是DRAM中的一种，也是一种目前比较主流的存储器。随着DDR DRAM的发展，其工作时的读写时钟频率越来越高，在进行读写操作时，DDR DRAM受温度和电压漂移的影响而容易导致时序失效，进而导致读写错误。为了避免DDR DRAM受温度和电压变化的影响，存储控制器需要实时对DDR DRAM（例如，DDR DRAM的命令总线和数据总线）进行训练，例如，实时对DDR DRAM的时钟和数据的传送路径上的延迟进行补偿。然而，目前对DDR DRAM的训练不仅在半导体芯片中难以实现，而且会耗费较多的资源。

因此，希望提供一种存储器的训练控制方法及系统，使DDR DRAM的训练易于实现，并且不会耗费太多的资源。

发明内容

本申请实施例之一提供一种存储器的训练控制方法，包括：周期性获取目标对象的延迟链的延迟参数，所述延迟参数包括所述延迟链中延迟单元的延迟时间，所述目标对象包括存储器进行读写操作时数据选通时钟的门控、接收时钟以及选通延时中的至少一种；其中，所述选通延时为所述数据选通时钟和数据信号发送时的时间差，所述数据选通时钟基于所述数据信号的比特数量分成多个所述接收时钟，用于分别对所述数据信号中的每个比特数据进行采样；确定所述目标对象的延迟链在当前周期节点的延迟参数与在所述当前周期节点的上一周期节点的延迟参数之间的差值；判断所述差值是否大于预设阈值，输出判断结果；若所述判断结果为所述差值大于预设阈值，对所述目标对象进行训练。

在一些实施例中，所述对所述目标对象进行训练包括：向所述存储器输入预设指令；基于所述预设指令获取需要进行训练的目标对象；在当前周期节点通过所述目标对象的延迟链对所述目标对象进行训练。

在一些实施例中，当所述目标对象为所述数据选通时钟的门控时，所述在当前周期节点通过所述目标对象的延迟链对所述目标对象进行训练包括：通过所述门控的延迟链将所述门控的开始边沿与所述数据选通时钟的开始边沿对齐；其中，所述门控的延迟链的延迟参数为当前周期节点的延迟参数。

在一些实施例中，所述门控的延迟链包括主延迟链和副延迟链，所述通过所述门控的延迟链将所述门控的开始边沿与所述数据选通时钟的开始边沿对齐包括：通过所述副延迟链调整所述门控的开始边沿与所述数据选通时钟的其中一个边沿对齐；确定所述门控的开始边沿与所述数据选通时钟的开始边沿相差的时钟周期数量；基于所述时钟周期数量通过所述主延迟链移动所述门控的开始边沿与所述数据选通时钟的开始边沿对齐。