[发明专利]多通道相参信号生成装置和多通道相参信号源

权利要求书

1.一种多通道相参信号生成装置，其特征在于，包括：

时钟板卡，用于提供多路高速时钟信号，并在接收到控制器发送同步指令的情况下，输出多路触发信号和多路第一使能信号，高速时钟信号、触发信号和第一使能信号之间的边沿严格对齐；

高速时钟缓冲单元，用于将高速时钟信号缓冲为多路时钟信号，所述多路时钟信号的边沿对齐；

触发信号分配单元，用于对触发信号进行信号分配，所述多路触发信号的边沿对齐，所述多路触发信号的传输引线等长，每路触发信号与对应的时钟信号的相位对齐；

至少两个时钟分配单元，所述至少两个时钟分配单元用于接收所述多路触发信号和第一时钟信号，并输出多路第二时钟信号，所述多路第二时钟信号包括中速时钟信号和低速时钟信号，所述多路第二时钟信号的边沿对齐，每路第二时钟信号与所述第一时钟信号相位对齐，所述高速时钟信号的频率与每路第二时钟信号的频率的比值为整数，所述第一时钟信号为所述多路时钟信号中的至少一项，所述多路触发信号的引线等长；

FPGA芯片，所述FPGA芯片用于接收所述时钟分配单元发送的第三时钟信号和控制器发送的信号控制命令，得到多路数据流，并在多个多通道相参信号生成装置同步工作时，根据所述多路第一使能信号分别对多路数据流进行同步发送；所述第三时钟信号属于所述多路第二时钟信号，所述第三时钟信号包括FPGA芯片的工作时钟、FPGA芯片的高速串行接口的工作时钟信号和高速串行接口的工作时钟信号的对齐信号，所述时钟分配单元与所述FPGA芯片的时钟管脚之间的引线等长，所述FPGA芯片包括一个或多个；

至少两个数字模拟转换芯片，所述数字模拟转换芯片用于根据所述FPGA芯片通过高速串口发送的所述多路数据流、所述时钟分配单元发送的数字模拟转换芯片的工作时钟的对齐信号和所述高速时钟缓冲单元发送的数字模拟转换芯片的时钟信号，生成多通道相参信号，所述高速时钟缓冲单元与所述至少两个数字模拟转换芯片的时钟管脚之间的引线等长，所述时钟分配单元与所述至少两个数字模拟转换芯片的工作时钟对齐管脚之间的引线等长；FPGA芯片到数字模拟转换芯片之间的高速数据传输引线严格等长。

2.根据权利要求1所述的多通道相参信号生成装置，其特征在于，所述FPGA芯片内设有多个数据源，所述FPGA根据接收的信号控制命令，控制所述多个数据源产生目标数字信号，并在收到所述第三时钟信号的情况下，持续生成数据流，得到所述多路数据流，所述多路数据流同步对齐。

3.根据权利要求2所述的多通道相参信号生成装置，其特征在于，所述FPGA芯片还用于接收控制器发送的多路第二使能信号，并在单个多通道相参信号生成装置内的多个通道同步工作的情况下，根据所述多路第二使能信号或者多路第一使能信号分别对多路数据流进行同步发送，每路第二使能信号严格对齐。

4.根据权利要求1所述的多通道相参信号生成装置，其特征在于，所述装置还包括：

至少两个整数锁相环，每个整数锁相环用于接收一个通道相参信号，并输出与所述一个通道相参信号对应的锁相环输出信号，每个锁相环输出信号为多倍频程的信号，所述锁相环输出信号的相位与所述一个通道相参信号的相位之间的比值为所述锁相环输出信号的频率与所述一个通道相参信号的频率之间的比值。

5.根据权利要求4所述的多通道相参信号生成装置，其特征在于，所述装置还包括：

至少两个频率扩展单元，每个频率扩展单元用于接收一个锁相环输出信号，并输出所述一个锁相环输出信号对应的频率扩展信号，频率扩展信号的相位与锁相环输出信号的相位的比值为目标频率扩展倍数。

6.根据权利要求5所述的多通道相参信号生成装置，其特征在于，所述装置还包括：

至少两个幅度控制单元，每个幅度控制单元用于调节所述频率扩展信号的幅度。

7.根据权利要求1所述的多通道相参信号生成装置，其特征在于，所述控制器还用于对所述多路第二时钟信号的时延进行精细调整。

8.一种多通道相参信号源，其特征在于，包括：

时钟板卡，用于提供多路高速时钟信号，并在接收到控制器发送同步指令的情况下，输出多路触发信号和多路第一使能信号，高速时钟信号、触发信号和第一使能信号之间的边沿严格对齐；

高速时钟缓冲单元，用于将高速时钟信号缓冲为多路时钟信号，所述多路时钟信号的边沿对齐；

触发信号分配单元，用于对触发信号进行信号分配，所述多路触发信号的边沿对齐，所述多路触发信号的传输引线等长，每路触发信号与对应的时钟信号的相位对齐；

至少两个时钟分配单元，所述至少两个时钟分配单元用于接收所述多路触发信号和第一时钟信号，并输出多路第二时钟信号，所述多路第二时钟信号包括中速时钟信号和低速时钟信号，所述多路第二时钟信号的边沿对齐，每路第二时钟信号与所述第一时钟信号相位对齐，所述高速时钟信号的频率与每路第二时钟信号的频率的比值为整数，所述第一时钟信号为所述多路时钟信号中的至少一项，所述多路触发信号的引线等长；

FPGA芯片，所述FPGA芯片用于接收所述时钟分配单元发送的第三时钟信号和控制器发送的信号控制命令，得到多路数据流，并在多个多通道相参信号生成装置同步工作时，根据所述多路第一使能信号分别对多路数据流进行同步发送；所述第三时钟信号属于所述多路第二时钟信号，所述第三时钟信号包括FPGA芯片的工作时钟、FPGA芯片的高速串行接口的工作时钟信号和高速串行接口的工作时钟信号的对齐信号，所述时钟分配单元与所述FPGA芯片的时钟管脚之间的引线等长，所述FPGA芯片包括一个或多个；

至少两个数字模拟转换芯片，所述数字模拟转换芯片用于根据所述FPGA芯片通过高速串口发送的所述多路数据流、所述时钟分配单元发送的数字模拟转换芯片的工作时钟的对齐信号和所述高速时钟缓冲单元发送的数字模拟转换芯片的时钟信号，生成多通道相参信号，所述高速时钟缓冲单元与所述至少两个数字模拟转换芯片的时钟管脚之间的引线等长，所述时钟分配单元与所述至少两个数字模拟转换芯片的工作时钟对齐管脚之间的引线等长；FPGA芯片到数字模拟转换芯片之间的高速数据传输引线严格等长；

至少两个整数锁相环，每个整数锁相环用于接收一个通道相参信号，并输出与所述一个通道相参信号对应的锁相环输出信号，每个锁相环输出信号为多倍频程的信号，所述锁相环输出信号的相位与所述一个通道相参信号的相位之间的比值为所述锁相环输出信号的频率与所述一个通道相参信号的频率之间的比值；

至少两个频率扩展单元，每个频率扩展单元用于接收一个锁相环输出信号，并输出所述一个锁相环输出信号对应的频率扩展信号，频率扩展信号的相位与锁相环输出信号的相位的比值为目标频率扩展倍数；

至少两个幅度控制单元，每个幅度控制单元用于调节所述频率扩展信号的幅度。