[发明专利]测试方法、装置、电子设备、存储介质

说明书

本公开提供了一种测试方法、装置、电子设备，所述方法包括：为两个以上晶片分别配置测试固件，以及，将两个以上晶片中的第一晶片设置为主节点，将其余晶片设置为从节点；响应于第一晶片检测到第一测试指令，触发第一晶片向其余晶片发送第一测试指令；响应于第一测试指令，触发两个以上晶片中的每一晶片按测试固件中包含的测试项并行执行相关测试；响应于两个以上晶片中的其余晶片的测试项测试完成，将测试项的测试结果向第一晶片发送；触发第一晶片输出所接收的测试项的测试结果以及自身的测试项的测试结果。本公开能够使两颗以上的晶片同步进行测试，节约了测试时间，减少了芯片测试的投入成本。

技术领域

本公开涉及芯片测试技术，尤其涉及一种测试方法、装置、电子设备及存储介质。

背景技术

目前，系统级测试（System Level Test，SLT）常应用于功能测试，性能测试和可靠性测试中。SLT测试会将芯片置于其常规运行环境中来检测其工作是否正常，可以模拟用户环境，来验证各个IP模块之间的连接等。目前，在针对多核级联异构系统进行测试时，特别是芯片内部封装有两个或者多个晶片（DIE）的情况下，需要采用分离的方式分别测试各个DIE，这样的测试方法不仅流程上繁琐，而且测试时间也比较长。

发明内容

本公开提供了一种测试方法、装置、电子设备及存储介质，以至少解决现有技术中存在的以上技术问题。

根据本公开的第一方面，提供了一种测试方法，应用于多核异构芯片中，所述芯片中包括两个以上晶片，所述两个以上晶片之间通过总线连接；所述方法包括：

为所述两个以上晶片分别配置测试固件，以及，将所述两个以上晶片中的第一晶片设置为主节点，将其余晶片设置为从节点；

响应于所述第一晶片检测到第一测试指令，触发所述第一晶片向其余晶片发送所述第一测试指令；

响应于所述第一测试指令，触发所述两个以上晶片中的每一晶片按所述测试固件中包含的测试项并行执行相关测试；

响应于所述两个以上晶片中的其余晶片的测试项测试完成，将测试项的测试结果向所述第一晶片发送；

触发所述第一晶片输出所接收的测试项的测试结果以及自身的测试项的测试结果。

在一些可实施方式中，所述方法还包括：

响应于所述芯片上电，触发所述两个以上晶片分别执行第一类别测试；所述第一类别测试包括晶片中自配置的至少一个测试项；

响应于其余晶片的所述第一类别测试的测试完毕，触发其余晶片向所述第一晶片发送所述第一类别测试测试完毕的信息；

响应于所述第一晶片检测到所有晶片的所述第一类别测试的测试结果正常，输出第一指示信息；

响应于所述第一指示信息，生成所述第一测试指令。

在一些可实施方式中，所述晶片中包括子晶片；

所述两个以上晶片中的每一晶片按所述测试固件中包含的测试项并行执行相关测试，包括：

所述两个以上晶片中的每一晶片中的所有子晶片均按所述测试固件中包含的测试项执行相关测试。

在一些可实施方式中，为所述两个以上晶片分别配置的测试固件完全相同，或部分相同，或完全不同。

在一些可实施方式中，所述第一类别测试的测试项包括以下至少之一：

随机存取存储器（Random Access Memory，RAM）测试、时钟信号（Clock）测试、直接存储器存取（Direct Memory Access，DMA）测试。

根据本公开的第二方面，提供了一种测试装置，应用于多核异构芯片中，所述芯片中包括两个以上晶片，所述两个以上晶片之间通过总线连接；所述装置包括：

设置单元，用于为所述两个以上晶片分别配置测试固件，以及，将所述两个以上晶片中的第一晶片设置为主节点，将其余晶片设置为从节点；