[发明专利]基于极性加固的抗辐照锁存器的电路结构、芯片和模块

权利要求书

1.一种基于极性加固的抗辐照锁存器的电路结构，其特征在于，其包括：

第一SRAM单元；

第二SRAM单元，其与所述第一SRAM单元结构对称并交叉耦合，形成存储节点S0～S7；

多输入C单元，其一端电连接所述存储节点S1、S2、S5、S6，另一端电连接输出端口Q；

传输门，其包括PMOS晶体管P17和NMOS晶体管N25；P17的栅极由字线WLB控制；N25的栅极由字线WL控制；所述传输门的一端与所述输出端口Q电连接，另一端与节点D电连接；

第一传输单元，其一端分别电连接所述存储节点S0、S3、S4、S7，另一端电连接所述节点D；所述第一传输单元由字线WL控制；

第二传输单元，其一端分别电连接所述存储节点S1、S2、S5、S6，另一端电连接节点DN；所述第二传输单元也由所述字线WL控制；

所述锁存器在数据传输状态下，所述字线WL为高电平，所述第一传输单元和所述第二传输单元均开启；若所述锁存器的初始存储数据为“1”，即存储节点S0＝S3＝S4＝S7＝“1”，存储节点S1＝S2＝S5＝S6＝“0”，若此时所述节点D信号为低电平，即向单元传输数据“0”，信号通过所述第一传输单元向内部节点S0S3S4S7传输低电平信号，通过所述第二传输单元向内部节点S1S2S5S6传输高电平信号，内部节点的值变为S0＝S3＝S4＝S7＝“0”，S1＝S2＝S5＝S6＝“1”；同时所述传输门开启，所述锁存器的输入通过所述传输门直接传输到所述输出端口Q。

2.根据权利要求1所述的基于极性加固的抗辐照锁存器的电路结构，其特征在于，所述锁存器在数据保持状态下，所述字线WL为低电平，所述第一传输单元、所述第二传输单元和所述传输门均关闭，所述锁存器保存的数据通过所述多输入C单元输出到所述输出端口Q，且所述多输入C单元的输出为高电平“1”。

3.根据权利要求1所述的基于极性加固的抗辐照锁存器的电路结构，其特征在于，所述第一SRAM单元包括PMOS晶体管P1～P6,和NMOS晶体管N1～N10；其中，P1、P2作为上拉管，N1、N2作为下拉管，形成存储节点S0；P3、N3作为上拉管，N4、N5作为下拉管，形成存储节点S2；P4、N6作为上拉管，N7、N8作为下拉管，形成存储节点S3；P5、P6作为上拉管，N9、N10作为下拉管，形成存储节点S3；

且，N4、N6、N10的栅极由存储节点S0控制；N2、N3、N7的栅极由存储节点S1控制；N1、N8、P4的栅极由存储节点S2控制；N5、N9、P3的栅极由存储节点S3控制；P6的栅极由存储节点S4控制；P2的栅极由存储节点S5控制；P1的栅极由存储节点S6控制；P5的栅极由存储节点S7控制；

P1、P3、P4、P5的源极或漏极电连接电源VDD；N2、N5、N8、N10的源极或漏极电性接地。

4.根据权利要求3所述的基于极性加固的抗辐照锁存器的电路结构，其特征在于，所述第二SRAM单元包括PMOS晶体管P7～P12,和NMOS晶体管N11～N20；其中，P7、P8作为上拉管，N11、N12作为下拉管，形成存储节点S4；P9、N13作为上拉管，N14、N15作为下拉管，形成存储节点S6；P10、N16作为上拉管，N17、N18作为下拉管，形成存储节点S7；P11、P12作为上拉管，N19、N20作为下拉管，形成存储节点S5；

且，N14、N16、N20的栅极由存储节点S4控制；N12、N13、N17的栅极由存储节点S5控制；N11、N18、P10的栅极由存储节点S6控制；N15、N19、P9的栅极由存储节点S7控制；P12的栅极由存储节点S0控制；P8的栅极由存储节点S1控制；P7的栅极由存储节点S2控制；P11的栅极由存储节点S3控制；

P7、P9、P10、P11的源极或漏极电连接电源VDD；N12、N15、N18、N20的源极或漏极电性接地。